F-Tile Interlaken Intel FPGA IP Design Example
មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស
ស្នូល F-Tile Interlaken Intel® FPGA IP ផ្តល់នូវការសាកល្បងសាកល្បង។ ការរចនាផ្នែករឹង ឧample ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹងនឹងមាននៅក្នុងកម្មវិធី Intel Quartus® Prime Pro Edition កំណែ 21.4។ នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនា។
កៅអីសាកល្បង និងការរចនា ឧample គាំទ្ររបៀប NRZ និង PAM4 សម្រាប់ឧបករណ៍ F-tile ។ F-Tile Interlaken Intel FPGA IP core បង្កើតការរចនា examples សម្រាប់បន្សំដែលបានគាំទ្រខាងក្រោមនៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ។
IP ដែលគាំទ្រការរួមបញ្ចូលគ្នានៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ
បន្សំខាងក្រោមត្រូវបានគាំទ្រនៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.3 ។ បន្សំផ្សេងទៀតទាំងអស់នឹងត្រូវបានគាំទ្រនៅក្នុងកំណែអនាគតនៃ Intel Quartus Prime Pro Edition ។
|
ចំនួនផ្លូវ |
អត្រាផ្លូវ (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | បាទ | – | បាទ | បាទ | – |
| 6 | – | – | – | បាទ | បាទ |
| 8 | – | – | បាទ | បាទ | – |
| 10 | – | – | បាទ | បាទ | – |
| 12 | – | បាទ | បាទ | បាទ | – |
រូបភាពទី 1. ជំហានអភិវឌ្ឍន៍សម្រាប់ការរចនា Example
ចំណាំ៖ ការចងក្រង និងការធ្វើតេស្តផ្នែករឹងនឹងមាននៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.4 ។
ការរចនាស្នូល F-Tile Interlaken Intel FPGA IP ឧample គាំទ្រមុខងារដូចខាងក្រោមៈ
- ខាងក្នុង TX ទៅ RX ស៊េរីរង្វិលជុំឡើងវិញ
- បង្កើតកញ្ចប់ទំហំថេរដោយស្វ័យប្រវត្តិ
- សមត្ថភាពត្រួតពិនិត្យកញ្ចប់ព័ត៌មានមូលដ្ឋាន
- សមត្ថភាពក្នុងការប្រើ System Console ដើម្បីកំណត់ការរចនាឡើងវិញសម្រាប់គោលបំណងសាកល្បងឡើងវិញ
រូបភាពទី 2.High-level Block Diagram
ព័ត៌មានពាក់ព័ន្ធ
- មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ F-Tile Interlaken Intel FPGA
- F-Tile Interlaken Intel FPGA IP កំណត់សម្គាល់ការចេញផ្សាយ
តម្រូវការផ្នែករឹង និងកម្មវិធី
ដើម្បីសាកល្បងអតីតample design ប្រើ hardware និង software ខាងក្រោម៖
- កម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.3
- កុងសូលប្រព័ន្ធ
- កម្មវិធីត្រាប់តាមដែលគាំទ្រ៖
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE ឬ Questa*
ចំណាំ៖ ការគាំទ្រផ្នែករឹងសម្រាប់ការរចនា ឧample នឹងមាននៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.4 ។
ការបង្កើតការរចនា
រូបភាពទី 3 ។ នីតិវិធី
អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើត example និង testbench:
- នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Intel Quartus Prime ថ្មី ឬចុច File ➤ បើកគម្រោងដើម្បីបើកគម្រោង Intel Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។
- បញ្ជាក់គ្រួសារឧបករណ៍ Agilex ហើយជ្រើសរើសឧបករណ៍ជាមួយ F-Tile សម្រាប់ការរចនារបស់អ្នក។
- នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង ហើយចុចពីរដង F-Tile Interlaken Intel FPGA IP ។ បង្អួចវ៉ារ្យ៉ង់ IP ថ្មីលេចឡើង។
- បញ្ជាក់ឈ្មោះកម្រិតកំពូល សម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
- ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
រូបភាពទី ៤ ឧampផ្ទាំងរចនា
6. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
7. នៅលើ Exampផ្ទាំង រចនា ជ្រើសរើសជម្រើស ក្លែងធ្វើ ដើម្បីបង្កើត testbench ។
ចំណាំ៖ ជម្រើសសំយោគគឺសម្រាប់ hardware example design ដែលនឹងមាននៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.4 ។
8. សម្រាប់ទ្រង់ទ្រាយ HDL ដែលត្រូវបានបង្កើត ទាំងជម្រើស Verilog និង VHDL គឺអាចប្រើបាន។
9. ចុចបង្កើត Exampឡេ រចនា។ The Select Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
10. ប្រសិនបើអ្នកចង់កែប្រែការរចនា ឧample ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (ilk_f_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះថត។
ចុច“ យល់រពម” ។
ចំណាំ៖ នៅក្នុង F-Tile Interlaken Intel FPGA IP design exampដូច្នេះ SystemPLL មួយត្រូវបានភ្លាមៗដោយស្វ័យប្រវត្តិ ហើយបានភ្ជាប់ទៅ F-Tile Interlaken Intel FPGA IP core។ ផ្លូវឋានានុក្រម SystemPLL ក្នុងការរចនា exampឡេគឺ៖
example_design.test_env_inst.test_dut.dut.pll
SystemPLL នៅក្នុងការរចនា example ចែករំលែកនាឡិកាយោង 156.26 MHz ដូចគ្នានឹងឧបករណ៍បញ្ជូន។
រចនាសម្ព័ន្ធថត
ស្នូល F-Tile Interlaken Intel FPGA IP បង្កើតដូចខាងក្រោម files សម្រាប់ការរចនា exampលេ៖
រូបភាពទី 5. រចនាសម្ព័ន្ធថត
តារាង 2 ។ ការរចនាផ្នែករឹង Example File ការពិពណ៌នា
ទាំងនេះ files គឺនៅក្នុងample_installation_dir>/ilk_f_0_example_design ថត។
| File ឈ្មោះ | ការពិពណ៌នា |
| example_design.qpf | គម្រោង Intel Quartus Prime file. |
| example_design.qsf | ការកំណត់គម្រោង Intel Quartus Prime file |
| example_design.sdc jtag_ timing_template.sdc | Synopsys Design Constraint file. អ្នកអាចចម្លង និងកែប្រែសម្រាប់ការរចនាផ្ទាល់ខ្លួនរបស់អ្នក។ |
| sysconsole_testbench.tcl | មេ file សម្រាប់ចូលប្រើ System Console |
ចំណាំ៖ ការគាំទ្រផ្នែករឹងសម្រាប់ការរចនា ឧample នឹងមាននៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.4 ។
តារាង 3. Testbench File ការពិពណ៌នា
នេះ។ file គឺនៅក្នុងample_installation_dir>/ilk_f_0_example_design/ ឧampថត le_design/rtl ។
| File ឈ្មោះ | ការពិពណ៌នា |
| top_tb.sv | កៅអីសាកល្បងកម្រិតកំពូល file. |
តារាង 4. ស្គ្រីប Testbench
ទាំងនេះ files គឺនៅក្នុងample_installation_dir>/ilk_f_0_example_design/ ឧampថត le_design/testbench
| File ឈ្មោះ | ការពិពណ៌នា |
| run_vcs.sh | ស្គ្រីប Synopsys VCS ដើម្បីដំណើរការ testbench ។ |
| រត់_vcsmx.sh | ស្គ្រីប Synopsys VCS MX ដើម្បីដំណើរការ testbench ។ |
| run_mentor.tcl | ស្គ្រីប Siemens EDA ModelSim SE ឬ Questa ដើម្បីដំណើរការកៅអីសាកល្បង។ |
ការក្លែងធ្វើការរចនា Exampនៅ Testbench
រូបភាពទី 6. នីតិវិធី
សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីក្លែងធ្វើតុល្យការ៖
- នៅប្រអប់បញ្ចូលពាក្យបញ្ជា ប្តូរទៅថតសាកល្បងសាកល្បង។ ផ្លូវថតគឺample_installation_dir>/example_design/testbench ។
- ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។ ស្គ្រីបរបស់អ្នកគួរពិនិត្យមើលថាចំនួន SOP និង EOP ត្រូវគ្នាបន្ទាប់ពីការក្លែងធ្វើបានបញ្ចប់។
តារាងទី 5. ជំហានដើម្បីដំណើរការការក្លែងធ្វើ
| ក្លែងធ្វើ | សេចក្តីណែនាំ |
|
វីស៊ីអេស |
នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ:
sh run_vcs.sh |
|
VCS MX |
នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ:
sh run_vcsmx.sh |
|
ModelSim SE ឬ Questa |
នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ:
vsim -do run_mentor.tcl ប្រសិនបើអ្នកចូលចិត្តក្លែងធ្វើដោយមិនបង្ហាញ ModelSim GUI សូមវាយ៖
vsim -c -do run_mentor.tcl |
3. វិភាគលទ្ធផល។ ការក្លែងធ្វើដោយជោគជ័យផ្ញើ និងទទួលកញ្ចប់ព័ត៌មាន ហើយបង្ហាញ “ការសាកល្បងឆ្លងកាត់”។
កៅអីសាកល្បងសម្រាប់ការរចនា ឧample បំពេញកិច្ចការដូចខាងក្រោមៈ
- បញ្ចូលស្នូល F-Tile Interlaken Intel FPGA IP ។
- បោះពុម្ពស្ថានភាព PHY ។
- ពិនិត្យមើលការធ្វើសមកាលកម្មមេតាហ្វ្រេម (SYNC_LOCK) និងព្រំដែនពាក្យ (ប្លុក) (WORD_LOCK) ។
- រង់ចាំសម្រាប់ផ្លូវនីមួយៗដែលត្រូវចាក់សោ និងតម្រឹម។
- ចាប់ផ្តើមបញ្ជូនកញ្ចប់ព័ត៌មាន។
- ពិនិត្យស្ថិតិកញ្ចប់ព័ត៌មាន៖
- កំហុស CRC24
- SOPs
- EOPs
សample output បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យ៖
ការចងក្រងការរចនា Example
- ធានាអតីតampជំនាន់រចនាបានបញ្ចប់ហើយ។
- នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបើកគម្រោង Intel Quartus Primeample_installation_dir>/example_design.qpf> ។
- នៅលើម៉ឺនុយដំណើរការសូមចុចចាប់ផ្តើមការចងក្រង។
រចនា Exampការពិពណ៌នា
ការរចនា example បង្ហាញពីមុខងារនៃស្នូល IP របស់ Interlaken ។
រចនា Example សមាសភាគ
អតីតample រចនាភ្ជាប់ប្រព័ន្ធ និងនាឡិកាយោង PLL និងធាតុផ្សំនៃការរចនាដែលត្រូវការ។ អតីតample រចនាកំណត់រចនាសម្ព័ន្ធស្នូល IP នៅក្នុងរបៀបរង្វិលជុំខាងក្នុង និងបង្កើតកញ្ចប់ព័ត៌មាននៅលើចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ IP ស្នូល TX ។ ស្នូល IP បញ្ជូនកញ្ចប់ព័ត៌មានទាំងនេះនៅលើផ្លូវរង្វិលជុំខាងក្នុងតាមរយៈឧបករណ៍បញ្ជូន។
បន្ទាប់ពីអ្នកទទួលស្នូល IP ទទួលបានកញ្ចប់ព័ត៌មាននៅលើផ្លូវរង្វិលជុំវិញ វាដំណើរការកញ្ចប់ព័ត៌មាន Interlaken ហើយបញ្ជូនវានៅលើចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ RX ។ អតីតample design ពិនិត្យមើលថាកញ្ចប់ព័ត៌មានដែលទទួលបាន និងបញ្ជូនត្រូវគ្នា។
ការរចនា F-Tile Interlaken Intel IP ឧampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ
- F-Tile Interlaken Intel FPGA ស្នូល IP
- ម៉ាស៊ីនបង្កើតកញ្ចប់ និងឧបករណ៍ពិនិត្យកញ្ចប់
- F-Tile Reference និង System PLL Clocks Intel FPGA IP core
សញ្ញាចំណុចប្រទាក់
តារាង 6. Design Example សញ្ញាចំណុចប្រទាក់
| ឈ្មោះច្រក | ទិសដៅ | ទទឹង (ប៊ីត) | ការពិពណ៌នា |
|
mgmt_clk |
បញ្ចូល |
1 |
ការបញ្ចូលនាឡិកាប្រព័ន្ធ។ ប្រេកង់នាឡិកាត្រូវតែ 100 MHz ។ |
|
pll_ref_clk |
បញ្ចូល |
1 |
នាឡិកាយោងឧបករណ៍បញ្ជូន។ ជំរុញ RX CDR PLL ។ |
| rx_pin | បញ្ចូល | ចំនួនផ្លូវ | ម្ជុលទិន្នន័យអ្នកទទួល SERDES ។ |
| tx_pin | ទិន្នផល | ចំនួនផ្លូវ | បញ្ជូនម្ជុលទិន្នន័យ SERDES ។ |
| rx_pin_n(1) | បញ្ចូល | ចំនួនផ្លូវ | ម្ជុលទិន្នន័យអ្នកទទួល SERDES ។ |
| tx_pin_n(1) | ទិន្នផល | ចំនួនផ្លូវ | បញ្ជូនម្ជុលទិន្នន័យ SERDES ។ |
|
mac_clk_pll_ref |
បញ្ចូល |
1 |
សញ្ញានេះត្រូវតែត្រូវបានជំរុញដោយ PLL ហើយត្រូវតែប្រើប្រភពនាឡិកាដូចគ្នាដែលជំរុញ pll_ref_clk ។
សញ្ញានេះមាននៅក្នុងបំរែបំរួលឧបករណ៍របៀប PAM4 ប៉ុណ្ណោះ។ |
| usr_pb_reset_n | បញ្ចូល | 1 | កំណត់ប្រព័ន្ធឡើងវិញ។ |
(1) មានតែនៅក្នុងវ៉ារ្យ៉ង់ PAM4 ប៉ុណ្ណោះ។
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ចុះឈ្មោះផែនទី
ចំណាំ៖
- រចនា Exampអាសយដ្ឋានចុះឈ្មោះ le ចាប់ផ្តើមដោយ 0x20** ខណៈពេលដែលអាសយដ្ឋានចុះឈ្មោះស្នូល Interlaken IP ចាប់ផ្តើមដោយ 0x10** ។
- អាសយដ្ឋានចុះឈ្មោះ F-tile PHY ចាប់ផ្តើមដោយ 0x30** ខណៈអាសយដ្ឋានចុះឈ្មោះ F-tile FEC ចាប់ផ្តើមដោយ 0x40**។ ការចុះឈ្មោះ FEC មាននៅក្នុងរបៀប PAM4 ប៉ុណ្ណោះ។
- លេខកូដចូលប្រើ៖ RO-Read Only, និង RW-Read/Write។
- កុងសូលប្រព័ន្ធអានការរចនា example ចុះឈ្មោះ និងរាយការណ៍ពីស្ថានភាពសាកល្បងនៅលើអេក្រង់។
តារាង 7. Design Example ចុះឈ្មោះផែនទី
| អុហ្វសិត | ឈ្មោះ | ការចូលប្រើ | ការពិពណ៌នា |
| ម៉ោង ៨.០០ | កក់ទុក | ||
| ម៉ោង ៨.០០ | កក់ទុក | ||
|
ម៉ោង ៨.០០ |
កំណត់ប្រព័ន្ធ PLL ឡើងវិញ |
RO |
ប៊ីតខាងក្រោមបង្ហាញពីការស្នើសុំកំណត់ប្រព័ន្ធ PLL និងបើកតម្លៃឡើងវិញ៖
• ប៊ីត [0] – sys_pll_rst_req • ប៊ីត [1] – sys_pll_rst_en |
| ម៉ោង ៨.០០ | បានតម្រឹមផ្លូវ RX | RO | ចង្អុលបង្ហាញការតម្រឹមផ្លូវ RX ។ |
|
ម៉ោង ៨.០០ |
WORD ត្រូវបានចាក់សោ |
RO |
[NUM_LANES–1:0] – ពាក្យ (ប្លុក) ការកំណត់ព្រំដែន។ |
| ម៉ោង ៨.០០ | សមកាលកម្មត្រូវបានចាក់សោ | RO | [NUM_LANES–1:0] – ការធ្វើសមកាលកម្ម Metaframe ។ |
| ៨.០៦-៨.០៩ | ចំនួនកំហុស CRC32 | RO | បង្ហាញពីចំនួនកំហុស CRC32 ។ |
| ម៉ោង ៨ ព្រឹក | ចំនួនកំហុស CRC24 | RO | បង្ហាញពីចំនួនកំហុស CRC24 ។ |
|
ម៉ោង ៨ ព្រឹក |
សញ្ញាហូរហៀរ/ក្រោម |
RO |
ប៊ីតខាងក្រោមបង្ហាញ៖
• ប៊ីត [3] – សញ្ញាលំហូរ TX • ប៊ីត [2] – សញ្ញាលំហូរ TX • ប៊ីត [1] – សញ្ញាហូរហៀរ RX |
| ៨ ម៉ោង ០ ស៊ី | រាប់ SOP | RO | បង្ហាញពីចំនួន SOP ។ |
| ម៉ោង ៨ យប់ | ចំនួន EOP | RO | បង្ហាញពីចំនួន EOP |
|
៨ ម៉ោង ០ អ៊ី |
កំហុសរាប់ |
RO |
បង្ហាញពីចំនួនកំហុសខាងក្រោម៖
• ការបាត់បង់ការតម្រឹមផ្លូវ • ពាក្យគ្រប់គ្រងខុសច្បាប់ • គំរូស៊ុមខុសច្បាប់ • បាត់សូចនាករ SOP ឬ EOP |
| 8'h0F | send_data_mm_clk | RW | សរសេរ 1 ទៅប៊ីត [0] ដើម្បីបើកសញ្ញាម៉ាស៊ីនភ្លើង។ |
|
ម៉ោង ៨.០០ |
កំហុសកម្មវិធីពិនិត្យ |
បង្ហាញកំហុសអ្នកពិនិត្យ។ (កំហុសទិន្នន័យ SOP កំហុសលេខឆានែល និងកំហុសទិន្នន័យ PLD) | |
| ម៉ោង ៨.០០ | ចាក់សោប្រព័ន្ធ PLL | RO | ប៊ីត [0] បង្ហាញពីសូចនាករចាក់សោ PLL ។ |
|
ម៉ោង ៨.០០ |
ចំនួន TX SOP |
RO |
បង្ហាញពីចំនួន SOP ដែលបង្កើតដោយម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។ |
|
ម៉ោង ៨.០០ |
ចំនួន TX EOP |
RO |
បង្ហាញពីចំនួន EOP ដែលបង្កើតដោយម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។ |
| ម៉ោង ៨.០០ | កញ្ចប់បន្ត | RW | សរសេរ 1 ទៅប៊ីត [0] ដើម្បីបើកកញ្ចប់ព័ត៌មានបន្ត។ |
| បន្ត… | |||
| អុហ្វសិត | ឈ្មោះ | ការចូលប្រើ | ការពិពណ៌នា |
| ម៉ោង ៨.០០ | ការរាប់កំហុស ECC | RO | ចង្អុលបង្ហាញចំនួនកំហុស ECC ។ |
| ម៉ោង ៨.០០ | ECC បានកែចំនួនកំហុស | RO | បង្ហាញចំនួននៃកំហុស ECC ដែលបានកែ។ |
| ម៉ោង ៨.០០ | tile_tx_rst_n | WO | កំណត់ក្រឡាឡើងវិញទៅ SRC សម្រាប់ TX ។ |
| ម៉ោង ៨.០០ | tile_rx_rst_n | WO | កំណត់ក្រឡាឡើងវិញទៅ SRC សម្រាប់ RX ។ |
| ម៉ោង ៨.០០ | tile_tx_rst_ack_n | RO | កំណត់ក្រឡាឡើងវិញទទួលស្គាល់ពី SRC សម្រាប់ TX ។ |
| ម៉ោង ៨.០០ | tile_rx_rst_ack_n | RO | កំណត់ក្រឡាឡើងវិញទទួលស្គាល់ពី SRC សម្រាប់ RX ។ |
កំណត់ឡើងវិញ
នៅក្នុង F-Tile Interlaken Intel FPGA IP core អ្នកចាប់ផ្តើមការកំណត់ឡើងវិញ (reset_n=0) ហើយសង្កត់រហូតដល់ស្នូល IP ត្រឡប់ការទទួលស្គាល់ការកំណត់ឡើងវិញ (reset_ack_n=0) ។ បន្ទាប់ពីការកំណត់ឡើងវិញត្រូវបានដកចេញ (reset_n=1) ការទទួលស្គាល់ការកំណត់ឡើងវិញត្រឡប់ទៅស្ថានភាពដំបូងរបស់វា។
(កំណត់ឡើងវិញ_ack_n=1)។ នៅក្នុងការរចនា example, ការចុះឈ្មោះ rst_ack_sticky រក្សាការអះអាងទទួលស្គាល់ការកំណត់ឡើងវិញ ហើយបន្ទាប់មកធ្វើឱ្យមានការដកចេញនូវការកំណត់ឡើងវិញ (reset_n=1)។ អ្នកអាចប្រើវិធីសាស្រ្តជំនួសដែលសមនឹងតម្រូវការការរចនារបស់អ្នក។
សំខាន់៖ នៅក្នុងសេណារីយ៉ូណាមួយដែលតម្រូវឱ្យមានការរង្វិលជុំសៀរៀលខាងក្នុង អ្នកត្រូវតែបញ្ចេញ TX និង RX នៃក្រឡា F ដាច់ដោយឡែកតាមលំដាប់ជាក់លាក់មួយ។ សូមមើលស្គ្រីបកុងសូលប្រព័ន្ធសម្រាប់ព័ត៌មានបន្ថែម។
រូបភាពទី 7. កំណត់លំដាប់ឡើងវិញនៅក្នុងរបៀប NRZ
រូបភាពទី 8. កំណត់លំដាប់ឡើងវិញក្នុងរបៀប PAM4
F-Tile Interlaken Intel FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
| កំណែ Intel Quartus Prime | កំណែស្នូល IP | ការណែនាំអ្នកប្រើប្រាស់ |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់ |
ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-Tile Interlaken Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
| កំណែឯកសារ | កំណែ Intel Quartus Prime | កំណែ IP | ការផ្លាស់ប្តូរ |
| 2021.10.04 | 21.3 | 3.0.0 | • បានបន្ថែមការគាំទ្រសម្រាប់បន្សំអត្រាផ្លូវថ្មី។ សម្រាប់ព័ត៌មានបន្ថែម សូមមើល តារាង៖ ការរួមបញ្ចូលគ្នាដែលគាំទ្រ IP នៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ.
• បានធ្វើបច្ចុប្បន្នភាពបញ្ជីម៉ាស៊ីនក្លែងធ្វើដែលបានគាំទ្រនៅក្នុងផ្នែក៖ តម្រូវការផ្នែករឹង និងកម្មវិធី. • បានបន្ថែមការចុះឈ្មោះកំណត់ឡើងវិញថ្មីនៅក្នុងផ្នែក៖ ចុះឈ្មោះផែនទី. |
| 2021.06.21 | 21.2 | 2.0.0 | ការចេញផ្សាយដំបូង។ |
ឯកសារ/ធនធាន
 |
intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example |
