Intel® FPGA P-Tile Avalon ®
ស្ទ្រីម IP សម្រាប់ PCI Express*
រចនា Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel®
Quartus® Prime Design Suite៖ ២១.៣
កំណែ IP៖ 6.0.0
ការណែនាំអ្នកប្រើប្រាស់

រចនា Exampការពិពណ៌នា

១.១. ការពិពណ៌នាមុខងារសម្រាប់ការរចនាបញ្ចូល/លទ្ធផលដែលបានដាក់កម្មវិធី (PIO) Example

ការរចនា PIO ឧample អនុវត្តការផ្ទេរអង្គចងចាំពីម៉ាស៊ីនដំណើរការទៅឧបករណ៍គោលដៅ។ នៅក្នុងនេះ អតីតampដូច្នេះ អង្គដំណើរការម៉ាស៊ីនស្នើសុំពាក្យតែមួយពាក្យ MemRd និង emWr
TLPs
ការរចនា PIO ឧample បង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ និងចងក្រងនៅក្នុងកម្មវិធី Intel Prime ។ ការរចនា example គ្របដណ្តប់ជួរដ៏ធំទូលាយនៃប៉ារ៉ាម៉ែត្រ។ ទោះយ៉ាងណាក៏ដោយ វាមិនគ្របដណ្តប់លើប៉ារ៉ាម៉ែត្រដែលអាចធ្វើបានទាំងអស់នៃ P-Tile Hard IP សម្រាប់ PCIe ទេ។
ការរចនានេះ exampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ

• P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) ដែលបានបង្កើតជាមួយប៉ារ៉ាម៉ែត្រដែលអ្នកបានបញ្ជាក់។ សមាសភាគនេះជំរុញទិន្នន័យ TLP ដែលបានទទួលទៅកម្មវិធី PIO
• សមាសភាគកម្មវិធី PIO (APPS) ដែលធ្វើការបកប្រែចាំបាច់រវាង PCI Express TLPs និង Avalon-MM សាមញ្ញសរសេរ និងអានទៅកាន់អង្គចងចាំ onchip ។
• សមាសធាតុអង្គចងចាំនៅលើបន្ទះឈីប (MEM) ។ សម្រាប់ការរចនា 1 × 16 ឧampដូច្នេះ អង្គចងចាំនៅលើបន្ទះឈីបមានប្លុកអង្គចងចាំ 16 KB មួយ។ សម្រាប់ការរចនា 2×8 ឧampដូច្នេះ អង្គចងចាំនៅលើបន្ទះឈីបមានប្លុកអង្គចងចាំ 16 KB ចំនួនពីរ។
• កំណត់ IP ការចេញផ្សាយឡើងវិញ៖ IP នេះរក្សាសៀគ្វីគ្រប់គ្រងក្នុងការកំណត់ឡើងវិញរហូតដល់ឧបករណ៍បានបញ្ចូលរបៀបអ្នកប្រើប្រាស់ពេញលេញ។ FPGA អះអាង​លទ្ធផល INIT_DONE ដើម្បី​បង្ហាញ​ថា​ឧបករណ៍​ស្ថិត​ក្នុង​ទម្រង់​អ្នក​ប្រើ។ Reset Release IP បង្កើតកំណែបញ្ច្រាសនៃសញ្ញា INIT_DONE ខាងក្នុង ដើម្បីបង្កើតលទ្ធផល nINIT_DONE ដែលអ្នកអាចប្រើសម្រាប់ការរចនារបស់អ្នក។ សញ្ញា nINIT_DONE ខ្ពស់រហូតដល់ឧបករណ៍ទាំងមូលចូលទៅក្នុងរបៀបអ្នកប្រើប្រាស់។ បន្ទាប់ពី nINIT_DONE អះអាង (ទាប) តក្កវិជ្ជាទាំងអស់ស្ថិតនៅក្នុងរបៀបអ្នកប្រើប្រាស់ ហើយដំណើរការជាធម្មតា។ អ្នកអាចប្រើសញ្ញា nINIT_DONE តាមវិធីមួយក្នុងចំណោមវិធីខាងក្រោម៖
  • ដើម្បីបិទការកំណត់ខាងក្រៅ ឬខាងក្នុងឡើងវិញ។
  • ដើម្បីបិទការបញ្ចូលកំណត់ឡើងវិញទៅឧបករណ៍បញ្ជូន និង I/O PLLs ។
  • ដើម្បីបើកដំណើរការសរសេរប្លុករចនាដូចជាប្លុកអង្គចងចាំដែលបានបង្កប់ ម៉ាស៊ីនរដ្ឋ និងការផ្លាស់ប្តូរការចុះឈ្មោះ។
  • ដើម្បីធ្វើសមកាលកម្មជំរុញឱ្យចុះឈ្មោះកំណត់ច្រកបញ្ចូលឡើងវិញនៅក្នុងការរចនារបស់អ្នក។

កៅអីសាកល្បងក្លែងធ្វើភ្លាមៗ ការរចនា PIO ឧample និង Root Port BFM ដើម្បីទាក់ទងជាមួយ Endpoint គោលដៅ។
សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ISO 9001:2015 បានចុះឈ្មោះ
រូបភាពទី 1 ។ Block Diagram សម្រាប់ Platform Designer PIO 1×16 Design Example Simulation Testbench

រូបភាពទី 2 ។ Block Diagram សម្រាប់ Platform Designer PIO 2×8 Design Example Simulation Testbench

កម្មវិធីសាកល្បងសរសេរទៅ និងអានទិន្នន័យត្រឡប់មកវិញពីទីតាំងដូចគ្នានៅក្នុងអង្គចងចាំនៅលើបន្ទះឈីប។ វាប្រៀបធៀបទិន្នន័យដែលបានអានទៅនឹងលទ្ធផលរំពឹងទុក។ ការធ្វើតេស្តរាយការណ៍ថា "ការក្លែងធ្វើបានបញ្ឈប់ដោយសារតែការបញ្ចប់ដោយជោគជ័យ" ប្រសិនបើគ្មានកំហុសកើតឡើង។ P-Tile Avalon
ការរចនាស្ទ្រីម ឧample គាំទ្រ​ការ​កំណត់​ដូច​ខាង​ក្រោម៖

• Gen4 x16 ចំណុចបញ្ចប់
• Gen3 x16 ចំណុចបញ្ចប់
• ចំណុចបញ្ចប់ Gen4 x8x8
• ចំណុចបញ្ចប់ Gen3 x8x8

ចំណាំ៖ កៅអីសាកល្បងសម្រាប់ PCIe x8x8 PIO design example ត្រូវបានកំណត់រចនាសម្ព័ន្ធសម្រាប់តំណ PCIe x8 តែមួយ ទោះបីជាការរចនាជាក់ស្តែងអនុវត្តតំណ PCIe x8 ពីរក៏ដោយ។
ចំណាំ៖ ការរចនានេះ example គាំទ្រតែការកំណត់លំនាំដើមនៅក្នុង Parameter Editor នៃ P-tile Avalon Streaming IP សម្រាប់ PCI Express ។
រូបភាពទី 3 ។ ខ្លឹមសារប្រព័ន្ធអ្នករចនាវេទិកាសម្រាប់ P-Tile Avalon ស្ទ្រីម PCI Express 1 × 16 PIO Design Example
អ្នករចនាវេទិកាបង្កើតការរចនានេះសម្រាប់វ៉ារ្យ៉ង់ Gen4 x16 ។

រូបភាពទី 4 ។ ខ្លឹមសារប្រព័ន្ធអ្នករចនាវេទិកាសម្រាប់ P-Tile Avalon ស្ទ្រីម PCI Express 2 × 8 PIO Design Example
អ្នករចនាវេទិកាបង្កើតការរចនានេះសម្រាប់វ៉ារ្យ៉ង់ Gen4 x8x8 ។

១.២. ការពិពណ៌នាអំពីមុខងារសម្រាប់ Single Root I/O Virtualization (SR-IOV) Design Example
ការរចនា SR-IOV ឧample អនុវត្តការផ្ទេរអង្គចងចាំពីម៉ាស៊ីនដំណើរការទៅឧបករណ៍គោលដៅ។ វាគាំទ្ររហូតដល់ពីរ PFs និង 32 VFs ក្នុងមួយ PF ។
ការរចនា SR-IOV ឧample បង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ និងចងក្រងនៅក្នុងកម្មវិធី Intel Quartus Prime ។ អ្នកអាចទាញយកការរចនាដែលបានចងក្រងទៅ
កញ្ចប់អភិវឌ្ឍន៍ Intel Stratix® 10 DX ឬកញ្ចប់អភិវឌ្ឍន៍ Intel Agilex™ ។
ការរចនានេះ exampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ

• P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) ដែលបានបង្កើតជាមួយនឹងប៉ារ៉ាម៉ែត្រដែលអ្នកបានបញ្ជាក់។ សមាសភាគនេះជំរុញទិន្នន័យ TLP ដែលទទួលបានទៅកម្មវិធី SR-IOV ។
• សមាសភាគកម្មវិធី SR-IOV (APPS) ដែលធ្វើការបកប្រែចាំបាច់រវាង PCI Express TLPs និង Avalon-ST សាមញ្ញសរសេរ និងអានទៅកាន់អង្គចងចាំនៅលើបន្ទះឈីប។ សម្រាប់សមាសភាគកម្មវិធី SR-IOV អង្គចងចាំអាន TLP នឹងបង្កើតការបំពេញជាមួយទិន្នន័យ។
  • សម្រាប់ការរចនា SR-IOV ឧample ជាមួយ PFs ពីរ និង 32 VFs ក្នុងមួយ PF មាន 66 ទីតាំង memory ដែល ex designampលេអាចចូលប្រើបាន។ PFs ទាំងពីរអាចចូលប្រើទីតាំង memory ពីរ ខណៈ 64 VFs (2 x 32) អាចចូលប្រើទីតាំង memory 64។
• កំណត់ IP ចេញផ្សាយឡើងវិញ។
  កៅអីសាកល្បងពិសោធន៏ធ្វើអោយ SR-IOV design example និង Root Port BFM ដើម្បីទាក់ទងជាមួយ Endpoint គោលដៅ។

រូបភាពទី 5 ។ ដ្យាក្រាមប្លុកសម្រាប់អ្នករចនាវេទិកា SR-IOV 1×16 Design Example Simulation Testbench

រូបភាពទី 6 ។ ដ្យាក្រាមប្លុកសម្រាប់អ្នករចនាវេទិកា SR-IOV 2×8 Design Example Simulation Testbench

កម្មវិធីសាកល្បងសរសេរទៅ និងអានទិន្នន័យត្រឡប់មកវិញពីទីតាំងដូចគ្នានៅក្នុងអង្គចងចាំនៅលើបន្ទះឈីបឆ្លងកាត់ 2 PFs និង 32 VFs ក្នុងមួយ PF ។ វាប្រៀបធៀបទិន្នន័យដែលបានអានទៅនឹងការរំពឹងទុក
លទ្ធផល។ ការធ្វើតេស្តរាយការណ៍ថា "ការក្លែងធ្វើបានបញ្ឈប់ដោយសារតែការបញ្ចប់ដោយជោគជ័យ" ប្រសិនបើគ្មានកំហុសកើតឡើង។
ការរចនា SR-IOV ឧample គាំទ្រ​ការ​កំណត់​ដូច​ខាង​ក្រោម៖

• Gen4 x16 ចំណុចបញ្ចប់
• Gen3 x16 ចំណុចបញ្ចប់
• ចំណុចបញ្ចប់ Gen4 x8x8
• ចំណុចបញ្ចប់ Gen3 x8x8

រូបភាពទី 7 ។ ខ្លឹមសារប្រព័ន្ធអ្នករចនាវេទិកាសម្រាប់ P-Tile Avalon-ST ជាមួយ SR-IOV សម្រាប់ PCI Express 1×16 Design Example

រូបភាពទី 8 ។ ខ្លឹមសារប្រព័ន្ធអ្នករចនាវេទិកាសម្រាប់ P-Tile Avalon-ST ជាមួយ SR-IOV សម្រាប់ PCI Express 2×8 Design Example

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស

ដោយប្រើកម្មវិធី Intel Quartus Prime អ្នកអាចបង្កើតកម្មវិធី I/O (PIO) design example សម្រាប់ Intel FPGA P-Tile Avalon-ST Hard IP សម្រាប់ PCI Express* IP core។ ការរចនាដែលបានបង្កើត ឧample ឆ្លុះបញ្ចាំងពីប៉ារ៉ាម៉ែត្រដែលអ្នកបញ្ជាក់។ អតីត PIOample ផ្ទេរទិន្នន័យពីម៉ាស៊ីនដំណើរការទៅឧបករណ៍គោលដៅ។ វាសមស្របសម្រាប់កម្មវិធីកម្រិតទាប។ ការរចនានេះ example បង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ និងចងក្រងនៅក្នុងកម្មវិធី Intel Quartus Prime ។ អ្នកអាចទាញយកការរចនាដែលបានចងក្រងទៅក្រុមប្រឹក្សាអភិវឌ្ឍន៍ FPGA របស់អ្នក។ ដើម្បីទាញយកទៅកាន់ផ្នែករឹងផ្ទាល់ខ្លួន សូមធ្វើបច្ចុប្បន្នភាពការកំណត់ Intel Quartus Prime File (.qsf) ជាមួយនឹងការកំណត់ម្ជុលត្រឹមត្រូវ។ រូបភាពទី 9 ។ ជំហានអភិវឌ្ឍន៍សម្រាប់ការរចនា Example

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ISO 9001:2015 បានចុះឈ្មោះ
១.៣. រចនាសម្ព័ន្ធថត
រូបភាពទី 10. រចនាសម្ព័ន្ធថតសម្រាប់ការរចនាដែលបានបង្កើត Example

២.២. ការបង្កើតការរចនា Example
រូបភាពទី 11. នីតិវិធី

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបង្កើតគម្រោងថ្មីមួយ (File ➤ អ្នកជំនួយគម្រោងថ្មី)។
2. បញ្ជាក់បញ្ជីឈ្មោះ និងអង្គភាពកម្រិតកំពូល។
3. សម្រាប់ប្រភេទគម្រោង ទទួលយកតម្លៃលំនាំដើម គម្រោងទទេ។ ចុចបន្ទាប់។
4. សម្រាប់បន្ថែម Fileចុច Next។
5. សម្រាប់ការកំណត់គ្រួសារ ឧបករណ៍ និងក្រុមប្រឹក្សានៅក្រោមគ្រួសារ សូមជ្រើសរើស Intel Agilex ឬ Intel Stratix 10។
6. ប្រសិនបើអ្នកជ្រើសរើស Intel Stratix 10 នៅក្នុងជំហានចុងក្រោយ សូមជ្រើសរើស Stratix 10 DX នៅក្នុងម៉ឺនុយទាញចុះក្រោមឧបករណ៍។
7. ជ្រើសរើសឧបករណ៍គោលដៅសម្រាប់ការរចនារបស់អ្នក។
8. ចុច Finish ។
9. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងបន្ថែម Intel P-Tile Avalon-ST Hard IP សម្រាប់ PCI Express ។
10. នៅក្នុងប្រអប់ New IP Variant dialog box សូមបញ្ជាក់ឈ្មោះសម្រាប់ IP របស់អ្នក។ ចុចបង្កើត។
11. នៅលើផ្ទាំងការកំណត់កម្រិតកំពូល និង PCIe* សូមបញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួល IP របស់អ្នក។ ប្រសិនបើអ្នកកំពុងប្រើ SR-IOV design exampដូច្នេះ ធ្វើជំហានខាងក្រោមដើម្បីបើក SR-IOV៖
    ក. នៅលើផ្ទាំង PCIe* Device នៅក្រោមផ្ទាំង PCIe* PCI Express / PCI Capabilities សូមធីកប្រអប់ បើកមុខងាររូបវន្តច្រើន។
    ខ. នៅលើផ្ទាំង PCIe* Multifunction និង SR-IOV System Settings សូមធីកប្រអប់ Enable SR-IOV support ហើយបញ្ជាក់ចំនួន PFs និង VFs។ សម្រាប់ការកំណត់រចនាសម្ព័ន្ធ x8 ធីកប្រអប់ បើកមុខងាររូបវន្តច្រើន និងបើកការគាំទ្រ SR-IOV សម្រាប់ទាំងផ្ទាំង PCIe0 និង PCIe1។
    គ. នៅលើផ្ទាំង PCIe* MSI-X នៅក្រោមផ្ទាំង PCIe* PCI Express / PCI Capabilities សូមបើកមុខងារ MSI-X តាមតម្រូវការ។
    ឃ. នៅលើផ្ទាំង PCIe* Base Address Registers សូមបើក BAR0 សម្រាប់ទាំង PF និង VF។
    អ៊ី ការកំណត់ប៉ារ៉ាម៉ែត្រផ្សេងទៀតមិនត្រូវបានគាំទ្រសម្រាប់ការរចនានេះ exampលេ
12. នៅលើ Example Designs tab ធ្វើការជ្រើសរើសដូចខាងក្រោម៖
    ក. សម្រាប់ Example រចនា Files បើកជម្រើសពិសោធ និងសំយោគ។
    ប្រសិនបើអ្នកមិនត្រូវការការក្លែងធ្វើឬការសំយោគទាំងនេះទេ។ files, ការចាកចេញពីជម្រើសដែលត្រូវគ្នាត្រូវបានបិទយ៉ាងសំខាន់កាត់បន្ថយអតីតampពេលវេលាបង្កើតការរចនា។
    ខ. សម្រាប់ទ្រង់ទ្រាយ HDL ដែលត្រូវបានបង្កើត មានតែ Verilog ប៉ុណ្ណោះដែលមាននៅក្នុងការចេញផ្សាយបច្ចុប្បន្ន។
    គ. សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើសកញ្ចប់អភិវឌ្ឍន៍ Intel Stratix 10 DX P-Tile ES1 FPGA, កញ្ចប់អភិវឌ្ឍន៍ Intel Stratix 10 DX P-Tile FPGA ឬកញ្ចប់អភិវឌ្ឍន៍ Intel Agilex F-Series P-Tile ES0 FPGA ។
    13. ជ្រើសរើស Generate Example Design ដើម្បីបង្កើតការរចនា exampដែលអ្នកអាចក្លែងធ្វើ និងទាញយកទៅកាន់ផ្នែករឹង។ ប្រសិនបើអ្នកជ្រើសរើសក្រុមប្រឹក្សាអភិវឌ្ឍន៍ P-Tile ណាមួយ ឧបករណ៍នៅលើក្តារនោះនឹងសរសេរជាន់លើឧបករណ៍ដែលបានជ្រើសរើសពីមុននៅក្នុងគម្រោង Intel Quartus Prime ប្រសិនបើឧបករណ៍ខុសគ្នា។ នៅពេលដែលប្រអប់បញ្ចូលសួរអ្នកឱ្យបញ្ជាក់ថតសម្រាប់អតីតរបស់អ្នក។ample រចនា អ្នកអាចទទួលយកថតលំនាំដើម ./intel_pcie_ptile_ast_0_example_design ឬជ្រើសរើសថតផ្សេងទៀត។
    រូបភាពទី 12 ។ Exampផ្ទាំងរចនា
    
13. ចុច Finish ។ អ្នកអាចរក្សាទុក .ip របស់អ្នក។ file នៅពេល​ត្រូវ​បាន​សួរ​ ប៉ុន្តែ​វា​មិន​ត្រូវ​បាន​ទាមទារ​ដើម្បី​អាច​ប្រើ​អតីតampការរចនាឡេ។
14. បើកអតីតampគម្រោងរចនា។
15. ចងក្រងអតីតample គម្រោងរចនាដើម្បីបង្កើត .sof file សម្រាប់ ex ពេញលេញampការរចនាឡេ។ នេះ។ file គឺជាអ្វីដែលអ្នកទាញយកទៅក្តារដើម្បីធ្វើការផ្ទៀងផ្ទាត់ផ្នែករឹង។
16. បិទអតីតរបស់អ្នក។ampគម្រោងរចនា។
    ចំណាំថាអ្នកមិនអាចផ្លាស់ប្តូរការបែងចែកម្ជុល PCIe នៅក្នុងគម្រោង Intel Quartus Prime បានទេ។ ទោះយ៉ាងណាក៏ដោយ ដើម្បីសម្រួលដល់ការបញ្ជូន PCB អ្នកអាចយក advantage នៃ​លក្ខណៈ​បញ្ច្រាស​ផ្លូវ និង​ការ​បញ្ច្រាស​រាងប៉ូល​ដែល​គាំទ្រ​ដោយ IP នេះ។

១.៤. ការក្លែងធ្វើការរចនា Example
ការរៀបចំការក្លែងធ្វើពាក់ព័ន្ធនឹងការប្រើប្រាស់គំរូមុខងារ Root Port Bus (BFM) ដើម្បីអនុវត្ត P-tile Avalon Streaming IP សម្រាប់ PCIe (DUT) ដូចដែលបានបង្ហាញក្នុងខាងក្រោម។
រូប។
រូបភាពទី 13 ។ PIO Design Example Simulation Testbench

សម្រាប់ព័ត៌មានលម្អិតបន្ថែមនៅលើ testbench និងម៉ូឌុលនៅក្នុងវា សូមមើល Testbench នៅទំព័រ 15 ។
ដ្យាក្រាមលំហូរខាងក្រោមបង្ហាញជំហានដើម្បីក្លែងធ្វើការរចនា exampលេ៖
រូបភាពទី 14 ។ នីតិវិធី

1.  ប្តូរទៅថតការក្លែងធ្វើ testbench, / pcie_ed_tb/pcie_ed_tb/sim/ / ក្លែងធ្វើ។
2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើតាមជម្រើសរបស់អ្នក។ សូមមើលតារាងខាងក្រោម។
3. វិភាគលទ្ធផល។

ចំណាំ៖ P-Tile មិនគាំទ្រការក្លែងធ្វើ PIPE ប៉ារ៉ាឡែលទេ។
តារាង 1 ។ ជំហានដើម្បីដំណើរការការក្លែងធ្វើ

ក្លែងធ្វើ	សៀវភៅបញ្ជីការងារ	សេចក្តីណែនាំ
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<ឧample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. ហៅ vsim (ដោយវាយ vsim ដែលបង្ហាញផ្ទាំងកុងសូលដែលអ្នកអាចដំណើរការពាក្យបញ្ជាខាងក្រោម)។ 2. ធ្វើ msim_setup.tcl ចំណាំ៖ ជាជម្រើសជំនួសឱ្យការធ្វើជំហានទី 1 និងទី 2 អ្នកអាចវាយបញ្ចូល៖ vsim -c -do msim_setup.tcl ។ 3. ld_debug 4. រត់ - ទាំងអស់។ 5. ការក្លែងធ្វើដោយជោគជ័យបញ្ចប់ដោយសារខាងក្រោម "ការក្លែងធ្វើបានឈប់ដោយសារការបញ្ចប់ដោយជោគជ័យ!"
VCS*	<ឧample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. វាយបញ្ចូល sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”
បន្ត…

ក្លែងធ្វើ	សៀវភៅបញ្ជីការងារ	សេចក្តីណែនាំ
		ចំណាំ៖ ពាក្យបញ្ជាខាងលើគឺជាពាក្យបញ្ជាមួយជួរ។ 2. ការក្លែងធ្វើដោយជោគជ័យបញ្ចប់ដោយសារខាងក្រោម "ការក្លែងធ្វើបានឈប់ដោយសារការបញ្ចប់ដោយជោគជ័យ!" ចំណាំ៖ ដើម្បីដំណើរការការក្លែងធ្វើក្នុងរបៀបអន្តរកម្ម សូមប្រើជំហានខាងក្រោម៖ (ប្រសិនបើអ្នកបានបង្កើត simv ដែលអាចប្រតិបត្តិបានក្នុងរបៀបមិនអន្តរកម្មរួចហើយ សូមលុប simv និង simv.diadir) 1. បើក vcs_setup.sh file ហើយបន្ថែមជម្រើសបំបាត់កំហុសទៅពាក្យបញ្ជា VCS: vcs -debug_access+r 2. ចងក្រងការរចនា example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. ចាប់ផ្តើមការក្លែងធ្វើក្នុងរបៀបអន្តរកម្ម៖ simv -gui &

កៅអីសាកល្បងនេះក្លែងធ្វើរហូតដល់កំណែ Gen4 x16 ។
ការក្លែងធ្វើរាយការណ៍ថា "ការក្លែងធ្វើបានបញ្ឈប់ដោយសារតែការបញ្ចប់ដោយជោគជ័យ" ប្រសិនបើគ្មានកំហុសកើតឡើង។
២.៣.១. កៅអីសាកល្បង
testbench ប្រើម៉ូឌុលកម្មវិធីបញ្ជាសាកល្បង altpcietb_bfm_rp_gen4_x16.sv ដើម្បីចាប់ផ្តើមដំណើរការកំណត់រចនាសម្ព័ន្ធ និងអង្គចងចាំ។ នៅពេលចាប់ផ្តើម ម៉ូឌុលកម្មវិធីបញ្ជាសាកល្បងបង្ហាញព័ត៌មានពីការចុះឈ្មោះច្រក Root និង Endpoint Configuration Space ដូច្នេះអ្នកអាចទាក់ទងគ្នាទៅនឹងប៉ារ៉ាម៉ែត្រដែលអ្នកបានបញ្ជាក់ដោយប្រើកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ។
អតីតample ការរចនា និង testbench ត្រូវបានបង្កើតដោយថាមវន្តដោយផ្អែកលើការកំណត់រចនាសម្ព័ន្ធដែលអ្នកជ្រើសរើសសម្រាប់ P-Tile IP សម្រាប់ PCIe ។ testbench ប្រើប៉ារ៉ាម៉ែត្រដែលអ្នកបញ្ជាក់នៅក្នុង Parameter Editor នៅក្នុង Intel Quartus Prime។ កៅអីសាកល្បងនេះក្លែងធ្វើរហូតដល់តំណភ្ជាប់ × 16 PCI Express ដោយប្រើចំណុចប្រទាក់ PCI Express សៀរៀល។ ការរចនា testbench អនុញ្ញាតឱ្យមានតំណភ្ជាប់ PCI Express ច្រើនជាងមួយដើម្បីក្លែងធ្វើក្នុងពេលតែមួយ។ តួលេខខាងក្រោមបង្ហាញពីកម្រិតខ្ពស់ view នៃការរចនា PIO ឧampលេ
រូបភាពទី 15 ។ PIO Design Example Simulation Testbench

កម្រិតកំពូលនៃ testbench ធ្វើឱ្យម៉ូឌុលសំខាន់ៗដូចខាងក្រោមៈ

• altpcietb_bfm_rp_gen4x16.sv — នេះគឺជា Root Port PCIe BFM ។
  // ផ្លូវថត
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ / ស៊ីម
• pcie_ed_dut.ip៖ នេះគឺជាការរចនាចំណុចបញ្ចប់ជាមួយនឹងប៉ារ៉ាម៉ែត្រដែលអ្នកបញ្ជាក់។
  // ផ្លូវថត
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip៖ ម៉ូឌុលនេះគឺជាគោលដៅ និងអ្នកផ្ដើមប្រតិបត្តិការសម្រាប់ PIO design exampលេ
  // ផ្លូវថត
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip៖ ម៉ូឌុលនេះគឺជាគោលដៅ និងអ្នកផ្តួចផ្តើមប្រតិបត្តិការសម្រាប់ SR-IOV design exampលេ
  // ផ្លូវថត
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

រូបភាពទី 16 ។ SR-IOV Design Example Simulation Testbench

លើសពីនេះទៀត testbench មានទម្លាប់ដែលអនុវត្តភារកិច្ចដូចខាងក្រោម:

• បង្កើតនាឡិកាយោងសម្រាប់ Endpoint នៅប្រេកង់ដែលត្រូវការ។
• ផ្តល់ការកំណត់ឡើងវិញ PCI Express នៅពេលចាប់ផ្តើម។

សម្រាប់ព័ត៌មានលម្អិតបន្ថែមលើ Root Port BFM សូមមើលជំពូក TestBench នៃ Intel FPGA P-Tile Avalon streaming IP សម្រាប់ PCI Express User Guide ។
ព័ត៌មានពាក់ព័ន្ធ
Intel FPGA P-Tile Avalon streaming IP សម្រាប់ PCI Express User Guide
២.៣.១.១. សាកល្បងម៉ូឌុលកម្មវិធីបញ្ជា
ម៉ូឌុលកម្មវិធីបញ្ជាសាកល្បង, intel_pcie_ptile_tbed_hwtcl.v, ធ្វើឱ្យកម្រិតកំពូល BFM, altpcietb_bfm_top_rp.v.
BFM កម្រិតកំពូល បំពេញកិច្ចការដូចខាងក្រោមៈ

1. ប្រាប់អ្នកបើកបរ និងត្រួតពិនិត្យភ្លាមៗ។
2. បង្ហាញ​ពី​ច្រក​ Root BFM ។
3. បង្ហាញចំណុចប្រទាក់សៀរៀល។

ម៉ូឌុលកំណត់រចនាសម្ព័ន្ធ altpcietb_g3bfm_configure.v អនុវត្តភារកិច្ចដូចខាងក្រោម៖

1. កំណត់​រចនាសម្ព័ន្ធ និង​កំណត់​របារ​។
2. កំណត់រចនាសម្ព័ន្ធច្រកឫស និងចំណុចបញ្ចប់។
3. បង្ហាញការកំណត់រចនាសម្ព័ន្ធទូលំទូលាយ, របារ, MSI, MSI-X និងការកំណត់ AER ។

២.៣.១.២. PIO Design Exampនៅ Testbench

រូបខាងក្រោមបង្ហាញពីការរចនា PIO example ឋានានុក្រមរចនាក្លែងធ្វើ។ ការធ្វើតេស្តសម្រាប់ការរចនា PIO ឧample ត្រូវបានកំណត់ជាមួយនឹងប៉ារ៉ាម៉ែត្រ apps_type_hwtcl ដែលបានកំណត់ទៅ
3. ការធ្វើតេស្តដំណើរការក្រោមតម្លៃប៉ារ៉ាម៉ែត្រនេះត្រូវបានកំណត់ក្នុង ebfm_cfg_rp_ep_rootport, find_mem_bar និង downstream_loop ។
រូបភាពទី 17. PIO Design Example ឋានានុក្រមរចនាក្លែងធ្វើ

Testbench ចាប់ផ្តើមជាមួយនឹងការបណ្តុះបណ្តាលតំណ ហើយបន្ទាប់មកចូលប្រើទំហំកំណត់រចនាសម្ព័ន្ធរបស់ IP សម្រាប់ការរាប់បញ្ចូល។ កិច្ចការដែលហៅថា downstream_loop (កំណត់នៅក្នុងច្រក Root
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) បន្ទាប់មកធ្វើតេស្ដតំណ PCIe ។ ការធ្វើតេស្តនេះមានជំហានដូចខាងក្រោមៈ

1. ចេញ​បញ្ជា​សរសេរ​អង្គចងចាំ ដើម្បី​សរសេរ​ទិន្នន័យ​មួយ​ឃ្លា​ទៅក្នុង​អង្គចងចាំ​នៅលើ​បន្ទះឈីប​ដែល​នៅ​ពីក្រោយ​ចំណុច​បញ្ចប់។
2. ចេញ​បញ្ជា​អាន​អង្គ​ចងចាំ ដើម្បី​អាន​ទិន្នន័យ​ពី​អង្គ​ចងចាំ​នៅ​លើ​បន្ទះ​ឈីប។
3. ប្រៀបធៀបទិន្នន័យដែលបានអានជាមួយទិន្នន័យសរសេរ។ ប្រសិនបើពួកគេត្រូវគ្នា ការធ្វើតេស្តនេះរាប់ថាជា Pass។
4. ធ្វើជំហានទី 1 ទី 2 និងទី 3 ម្តងទៀតសម្រាប់ 10 ដង។

ការសរសេរការចងចាំដំបូងកើតឡើងនៅជុំវិញយើង 219 ។ វាត្រូវបានបន្តដោយអង្គចងចាំដែលអាននៅចំណុចប្រទាក់ Avalon-ST RX នៃ P-tile Hard IP សម្រាប់ PCIe ។ ការបំពេញ TLP លេចឡើងភ្លាមៗបន្ទាប់ពីសំណើអានអង្គចងចាំនៅចំណុចប្រទាក់ Avalon-ST TX ។
២.៣.១.៣. SR-IOV Design Exampនៅ Testbench
រូបខាងក្រោមបង្ហាញពីការរចនា SR-IOV example ឋានានុក្រមរចនាក្លែងធ្វើ។ ការធ្វើតេស្តសម្រាប់ការរចនា SR-IOV ឧample ត្រូវបានអនុវត្តដោយភារកិច្ចដែលហៅថា sriov_test,
ដែលត្រូវបានកំណត់នៅក្នុង altpcietb_bfm_cfbp.sv ។
រូបភាពទី 18 ។ SR-IOV Design Example ឋានានុក្រមរចនាក្លែងធ្វើ

SR-IOV testbench គាំទ្រដល់មុខងាររូបវិទ្យាពីរ (PFs) និង 32 មុខងារនិម្មិត (VFs) ក្នុងមួយ PF ។
Testbench ចាប់ផ្តើមជាមួយនឹងការបណ្តុះបណ្តាលតំណ ហើយបន្ទាប់មកចូលប្រើទំហំកំណត់រចនាសម្ព័ន្ធរបស់ IP សម្រាប់ការរាប់បញ្ចូល។ បន្ទាប់ពីនោះវាអនុវត្តជំហានដូចខាងក្រោមៈ

1. ផ្ញើសំណើសរសេរអង្គចងចាំទៅ PF អមដោយសំណើអានអង្គចងចាំ ដើម្បីអានទិន្នន័យដូចគ្នាសម្រាប់ការប្រៀបធៀប។ ប្រសិនបើទិន្នន័យដែលបានអានត្រូវគ្នានឹងទិន្នន័យសរសេរ នោះគឺជា
   លិខិតឆ្លងដែន។ ការធ្វើតេស្តនេះត្រូវបានអនុវត្តដោយភារកិច្ចដែលហៅថា my_test (កំណត់ក្នុង altpcietb_bfm_cfbp.v) ។ ការធ្វើតេស្តនេះត្រូវបានធ្វើម្តងទៀតពីរដងសម្រាប់ PF នីមួយៗ។
2. ផ្ញើសំណើសរសេរអង្គចងចាំទៅ VF អមដោយសំណើអានអង្គចងចាំ ដើម្បីអានទិន្នន័យដូចគ្នាសម្រាប់ការប្រៀបធៀប។ ប្រសិនបើទិន្នន័យដែលបានអានត្រូវគ្នានឹងទិន្នន័យសរសេរ នោះគឺជា
   លិខិតឆ្លងដែន។ ការធ្វើតេស្តនេះត្រូវបានអនុវត្តដោយភារកិច្ចដែលហៅថា cfbp_target_test (កំណត់ក្នុង altpcietb_bfm_cfbp.v) ។ ការធ្វើតេស្តនេះត្រូវបានធ្វើម្តងទៀតសម្រាប់ VF នីមួយៗ។

ការសរសេរការចងចាំដំបូងកើតឡើងនៅជុំវិញយើង 263 ។ វាត្រូវបានបន្តដោយអង្គចងចាំដែលអាននៅចំណុចប្រទាក់ Avalon-ST RX នៃ PF0 នៃ P-tile Hard IP សម្រាប់ PCIe ។ ការបំពេញ TLP លេចឡើងភ្លាមៗបន្ទាប់ពីសំណើអានអង្គចងចាំនៅចំណុចប្រទាក់ Avalon-ST TX ។
២.៤. ការចងក្រងការរចនា Example

1. រុករកទៅ /intel_pcie_ptile_ast_0_example_design/ និងបើក pcie_ed.qpf ។
2. ប្រសិនបើអ្នកជ្រើសរើសឧបករណ៍អភិវឌ្ឍន៍ទាំងពីរខាងក្រោមនេះ ការកំណត់ដែលទាក់ទងនឹង VID ត្រូវបានរួមបញ្ចូលនៅក្នុង .qsf file នៃការរចនាដែលបានបង្កើត ឧample ហើយអ្នកមិនតម្រូវឱ្យបន្ថែមពួកវាដោយដៃទេ។ ចំណាំថាការកំណត់ទាំងនេះគឺជាក់លាក់សម្រាប់ក្រុមប្រឹក្សាភិបាល។
   • ឧបករណ៍អភិវឌ្ឍន៍ Intel Stratix 10 DX P-Tile ES1 FPGA
   • ឧបករណ៍អភិវឌ្ឍន៍ Intel Stratix 10 DX P-Tile Production FPGA
   • ឧបករណ៍អភិវឌ្ឍន៍ Intel Agilex F-Series P-Tile ES0 FPGA
3. នៅលើម៉ឺនុយដំណើរការ សូមជ្រើសរើស Start Compilation។

២.៥. ការដំឡើងកម្មវិធីបញ្ជាខឺណែលលីនុច

មុនពេលអ្នកអាចសាកល្បងការរចនា exampនៅក្នុងផ្នែករឹង អ្នកត្រូវតែដំឡើងខឺណែលលីនុច
អ្នកបើកបរ។ អ្នកអាចប្រើកម្មវិធីបញ្ជានេះដើម្បីធ្វើតេស្តដូចខាងក្រោមៈ
• ការធ្វើតេស្តភ្ជាប់ PCIe ដែលដំណើរការ 100 សរសេរ និងអាន
• ទំហំអង្គចងចាំ DWORD
អាននិងសរសេរ
• ការកំណត់រចនាសម្ព័ន្ធ Space DWORD អាន និងសរសេរ
(១៦១៦)
លើសពីនេះទៀតអ្នកអាចប្រើកម្មវិធីបញ្ជាដើម្បីផ្លាស់ប្តូរតម្លៃនៃប៉ារ៉ាម៉ែត្រខាងក្រោម:
• របារកំពុងប្រើ
• ឧបករណ៍ដែលបានជ្រើសរើស (ដោយបញ្ជាក់លេខឡានក្រុង ឧបករណ៍ និងមុខងារ (BDF) សម្រាប់
ឧបករណ៍)
បំពេញជំហានខាងក្រោមដើម្បីដំឡើងកម្មវិធីបញ្ជាខឺណែល៖

1. រុករកទៅ ./software/kernel/linux នៅក្រោម exampថតជំនាន់រចនា។
2. ផ្លាស់ប្តូរការអនុញ្ញាតនៅលើការដំឡើង ផ្ទុក និង unload files:
   $ chmod 777 ដំឡើងការផ្ទុក unload
3. ដំឡើងកម្មវិធីបញ្ជា៖
   $ sudo ./install
4. ផ្ទៀងផ្ទាត់ការដំឡើងកម្មវិធីបញ្ជា៖
   $lsmod | grep intel_fpga_pcie_drv
   លទ្ធផលរំពឹងទុក៖
   intel_fpga_pcie_drv ១៧៧៩២ ០
5. ផ្ទៀងផ្ទាត់ថាលីនុចទទួលស្គាល់ PCIe design exampលេ៖
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   ចំណាំ៖ ប្រសិនបើអ្នកបានផ្លាស់ប្តូរលេខសម្គាល់អ្នកលក់ សូមជំនួសលេខសម្គាល់អ្នកលក់ថ្មីសម្រាប់ Intel's
   លេខសម្គាល់អ្នកលក់នៅក្នុងពាក្យបញ្ជានេះ។
   លទ្ធផលរំពឹងទុក៖
   កម្មវិធីបញ្ជាខឺណែលកំពុងប្រើ៖ intel_fpga_pcie_drv

២.៦. ការដំណើរការការរចនា Example
នេះគឺជាប្រតិបត្តិការសាកល្បងដែលអ្នកអាចអនុវត្តនៅលើ P-Tile Avalon-ST PCIe design examples:

1. តាមរយៈការណែនាំអ្នកប្រើប្រាស់នេះ ពាក្យពាក្យ DWORD និង QWORD មានអត្ថន័យដូចគ្នា ដែលពួកគេមាននៅក្នុង PCI Express Base Specification។ ពាក្យមួយគឺ 16 ប៊ីត DWORD គឺ 32 ប៊ីត ហើយ QWORD គឺ 64 ប៊ីត។

តារាងទី 2. ប្រតិបត្តិការសាកល្បងដែលគាំទ្រដោយ P-Tile Avalon-ST PCIe Design Examples

ប្រតិបត្តិការ	របារចាំបាច់	គាំទ្រដោយ P-Tile Avalon-ST PCIe Design Example
0: ការធ្វើតេស្តភ្ជាប់ - 100 សរសេរនិងអាន	0	បាទ
1: សរសេរទំហំអង្គចងចាំ	0	បាទ
2: អានទំហំអង្គចងចាំ	0	បាទ
៣៖ សរសេរ​ទំហំ​កំណត់​រចនាសម្ព័ន្ធ	គ្មាន	បាទ
4: អានទំហំកំណត់រចនាសម្ព័ន្ធ	គ្មាន	បាទ
5: ផ្លាស់ប្តូររបារ	គ្មាន	បាទ
6: ផ្លាស់ប្តូរឧបករណ៍	គ្មាន	បាទ
7: បើក SR-IOV	គ្មាន	បាទ (*)
៨៖ ធ្វើតេស្តតំណភ្ជាប់សម្រាប់រាល់មុខងារនិម្មិតដែលបានបើកដំណើរការដែលជាកម្មសិទ្ធិរបស់ឧបករណ៍បច្ចុប្បន្ន	គ្មាន	បាទ (*)
9: អនុវត្ត DMA	គ្មាន	ទេ
១០៖ បោះបង់កម្មវិធី	គ្មាន	បាទ

ចំណាំ៖ (*) ប្រតិបត្តិការសាកល្បងទាំងនេះអាចប្រើបានតែនៅពេលដែល SR-IOV design exampឡេត្រូវបានជ្រើសរើស។
២.៦.១. កំពុងដំណើរការ PIO Design Example

1. រុករកទៅ ./software/user/example នៅក្រោមការរចនា exampសៀវភៅបញ្ជី។
2. ចងក្រងការរចនា exampការដាក់ពាក្យ:
   $ ធ្វើឱ្យ
3. ដំណើរការការសាកល្បង៖
   $ sudo ./intel_fpga_pcie_link_test
   អ្នកអាចដំណើរការតេស្តតំណភ្ជាប់ Intel FPGA IP PCIe នៅក្នុងរបៀបដោយដៃ ឬដោយស្វ័យប្រវត្តិ។ ជ្រើស​ពី:
   • នៅក្នុងរបៀបស្វ័យប្រវត្តិ កម្មវិធីនឹងជ្រើសរើសឧបករណ៍ដោយស្វ័យប្រវត្តិ។ ការធ្វើតេស្តជ្រើសរើសឧបករណ៍ Intel PCIe ដែលមាន BDF ទាបបំផុតដោយផ្គូផ្គងលេខសម្គាល់អ្នកលក់។
   ការធ្វើតេស្តក៏ជ្រើសរើស BAR ដែលមានកម្រិតទាបបំផុតផងដែរ។
   • នៅក្នុងរបៀបដោយដៃ ការធ្វើតេស្តនឹងសួរអ្នកសម្រាប់ឡានក្រុង ឧបករណ៍ និងលេខមុខងារ និង BAR ។
   សម្រាប់ Intel Stratix 10 DX ឬ Intel Agilex Development Kit អ្នកអាចកំណត់
   BDF ដោយវាយពាក្យបញ្ជាខាងក្រោម៖
   $ lspci -d 1172:
   4. នេះគឺជា sample ប្រតិចារឹកសម្រាប់របៀបស្វ័យប្រវត្តិ និងដោយដៃ៖
   របៀបស្វ័យប្រវត្តិ៖

របៀបដោយដៃ៖

ព័ត៌មានពាក់ព័ន្ធ
PCIe Link Inspector ជាងview
ប្រើ PCIe Link Inspector ដើម្បីតាមដានតំណភ្ជាប់នៅ Physical, Data Link និង Transaction Layers។
២.៦.២. កំពុងដំណើរការ SR-IOV Design Example

នេះគឺជាជំហានដើម្បីសាកល្បងការរចនា SR-IOV exampលើផ្នែករឹង៖

1. ដំណើរការតេស្តតំណភ្ជាប់ Intel FPGA IP PCIe ដោយដំណើរការ sudo ./
   ពាក្យបញ្ជា intel_fpga_pcie_link_test ហើយបន្ទាប់មកជ្រើសរើសជម្រើស 1:
   ជ្រើសរើសឧបករណ៍ដោយដៃ។
2. បញ្ចូល BDF នៃមុខងាររូបវន្ត ដែលមុខងារនិម្មិតត្រូវបានបែងចែក។
3. បញ្ចូលរបារ "0" ដើម្បីបន្តទៅម៉ឺនុយសាកល្បង។
4. បញ្ចូលជម្រើសទី 7 ដើម្បីបើក SR-IOV សម្រាប់ឧបករណ៍បច្ចុប្បន្ន។
5. បញ្ចូលចំនួនមុខងារនិម្មិតដែលត្រូវបើកសម្រាប់ឧបករណ៍បច្ចុប្បន្ន។
   
6. បញ្ចូលជម្រើសទី 8 ដើម្បីអនុវត្តការសាកល្បងតំណសម្រាប់រាល់មុខងារនិម្មិតដែលបានអនុញ្ញាតដែលបានបែងចែកសម្រាប់មុខងាររូបវន្ត។ កម្មវិធីសាកល្បងតំណភ្ជាប់នឹងធ្វើ 100 memory សរសេរជាមួយ dword តែមួយនៃទិន្នន័យនីមួយៗហើយបន្ទាប់មកអានទិន្នន័យត្រឡប់មកវិញសម្រាប់ការត្រួតពិនិត្យ។ កម្មវិធីនឹងបោះពុម្ពចំនួនមុខងារនិម្មិតដែលបរាជ័យក្នុងការធ្វើតេស្តតំណនៅចុងបញ្ចប់នៃការធ្វើតេស្ត។
   7. នៅក្នុងស្ថានីយថ្មី ដំណើរការ lspci –d 1172: | ពាក្យបញ្ជា grep -c "Altera" ដើម្បីផ្ទៀងផ្ទាត់ការរាប់បញ្ចូល PFs និង VFs ។ លទ្ធផលរំពឹងទុកគឺជាផលបូកនៃចំនួនមុខងាររូបវន្ត និងចំនួនមុខងារនិម្មិត។

P-tile Avalon Streaming IP សម្រាប់ PCI Express Design

Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

កំណែ Intel Quartus Prime	ការណែនាំអ្នកប្រើប្រាស់
21.2	P-tile Avalon Streaming IP សម្រាប់ PCI Express Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
20.3	P-tile Avalon Streaming IP សម្រាប់ PCI Express Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
20.2	P-tile Avalon Streaming IP សម្រាប់ PCI Express Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
20.1	P-tile Avalon Streaming IP សម្រាប់ PCI Express Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
19.4	P-tile Avalon Streaming IP សម្រាប់ PCI Express Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
19.1.1	P-tile Avalon Streaming IP សម្រាប់ PCI Express Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
អាយអេសអូ
១៦:៩
បានចុះឈ្មោះ

ប្រវត្តិកែប្រែឯកសារសម្រាប់ Intel P-Tile Avalon

ស្ទ្រីម Hard IP សម្រាប់ PCIe Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2021.10.04	21.3	6.0.0	បានផ្លាស់ប្តូរការកំណត់រចនាសម្ព័ន្ធដែលបានគាំទ្រសម្រាប់ការរចនា SR-IOV ឧample ពី Gen3 x16 EP និង Gen4 x16 EP ទៅ Gen3 x8 EP និង Gen4 x8 EP នៅក្នុងការពិពណ៌នាមុខងារសម្រាប់ Single Root I/O Virtualization (SR-IOV) Design Exampផ្នែកឡេ។ បានបន្ថែមការគាំទ្រសម្រាប់ Intel Stratix 10 DX P-tile Production FPGA Development Kit ដល់ការបង្កើត Ex Designampផ្នែកឡេ។
2021.07.01	21.2	5.0.0	បានលុបទម្រង់រលកក្លែងធ្វើសម្រាប់ PIO និង SR-IOV design examples ពីផ្នែក ក្លែងធ្វើការរចនា Exampលេ បានធ្វើបច្ចុប្បន្នភាពពាក្យបញ្ជាដើម្បីបង្ហាញ BDF នៅក្នុងផ្នែក កំពុងដំណើរការ PIO Design Exampលេ
2020.10.05	20.3	3.1.0	បានដកចេញផ្នែកចុះឈ្មោះចាប់តាំងពីការរចនា Avalon Streaming examples មិនមានការចុះឈ្មោះគ្រប់គ្រងទេ។
2020.07.10	20.2	3.0.0	បានបន្ថែមទម្រង់រលកនៃការក្លែងធ្វើ ការពិពណ៌នាករណីសាកល្បង និងការពិពណ៌នាលទ្ធផលតេស្តសម្រាប់ការរចនា ឧamples ។ បានបន្ថែមការណែនាំអំពីការក្លែងធ្វើសម្រាប់ម៉ាស៊ីនក្លែងធ្វើ ModelSim ទៅនឹងការក្លែងធ្វើការរចនា Exampផ្នែកឡេ។
2020.05.07	20.1	2.0.0	បានធ្វើបច្ចុប្បន្នភាពចំណងជើងឯកសារទៅ Intel FPGA P-Tile Avalon streaming IP សម្រាប់ PCI Express Design Example មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ ដើម្បីបំពេញតាមគោលការណ៍ណែនាំនៃការដាក់ឈ្មោះស្របច្បាប់ថ្មី។ បានធ្វើបច្ចុប្បន្នភាពពាក្យបញ្ជាការក្លែងធ្វើរបៀបអន្តរកម្ម VCS ។
2019.12.16	19.4	1.1.0	បានបន្ថែមការរចនា SR-IOV ឧampការពិពណ៌នា។
2019.11.13	19.3	1.0.0	បានបន្ថែម Gen4 x8 Endpoint និង Gen3 x8 Endpoint ទៅក្នុងបញ្ជីនៃការកំណត់រចនាសម្ព័ន្ធដែលបានគាំទ្រ។
2019.05.03	19.1.1	1.0.0	ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
អាយអេសអូ
១៦:៩
បានចុះឈ្មោះ

កំណែអនឡាញ
ផ្ញើមតិកែលម្អ
លេខសម្គាល់៖ 683038
UG-០៦
កំណែ៖ 2021.10.04

ឯកសារ/ធនធាន

intel FPGA P-Tile Avalon Streaming IP សម្រាប់ PCI Express Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ FPGA P-Tile, Avalon Streaming IP សម្រាប់ PCI Express Design Example, FPGA P-Tile Avalon Streaming IP សម្រាប់ PCI Express Design Example, FPGA P-Tile Avalon ស្ទ្រីម IP

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់