Intel F-Tile Interlaken FPGA IPDesign Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

 

បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus® Prime Design Suite: 21.4
កំណែ IP៖ 3.1.0

ការណែនាំរហ័ស

F-Tile Interlaken Intel® FPGA IP core ផ្តល់នូវការធ្វើតេស្តសាកល្បង និងការរចនាផ្នែករឹង។ample ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។ នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនា។

កៅអីសាកល្បង និងការរចនា ឧample គាំទ្ររបៀប NRZ និង PAM4 សម្រាប់ឧបករណ៍ F-tile ។
F-Tile Interlaken Intel FPGA IP core បង្កើតការរចនា examples សម្រាប់បន្សំដែលបានគាំទ្រខាងក្រោមនៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ។

តារាង 1. IP ដែលគាំទ្រការរួមបញ្ចូលគ្នានៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ
បន្សំខាងក្រោមត្រូវបានគាំទ្រនៅក្នុងកម្មវិធី Intel Quartus® Prime Pro Edition កំណែ 21.4។ ទាំងអស់។
បន្សំផ្សេងទៀតនឹងត្រូវបានគាំទ្រនៅក្នុងកំណែអនាគតនៃ Intel Quartus Prime Pro Edition ។

 

រូបភាពទី 1. ជំហានអភិវឌ្ឍន៍សម្រាប់ការរចនា Example

(1) វ៉ារ្យ៉ង់នេះគាំទ្ររបៀប Interlaken Look-aside ។
(2) សម្រាប់ការរចនាកំណត់រចនាសម្ព័ន្ធផ្លូវ 10 ផ្លូវ F-tile ទាមទារ 12 lanes នៃ TX PMA ដើម្បីបើកដំណើរការនាឡិកាបញ្ជូនសញ្ញាដែលភ្ជាប់សម្រាប់កាត់បន្ថយការ skew ឆានែល។

*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ការរចនាស្នូល F-Tile Interlaken Intel FPGA IP ឧample គាំទ្រមុខងារដូចខាងក្រោមៈ

• ខាងក្នុង TX ទៅ RX ស៊េរីរង្វិលជុំឡើងវិញ
• បង្កើតកញ្ចប់ទំហំថេរដោយស្វ័យប្រវត្តិ
• សមត្ថភាពត្រួតពិនិត្យកញ្ចប់ព័ត៌មានមូលដ្ឋាន
• សមត្ថភាពក្នុងការប្រើ System Console ដើម្បីកំណត់ការរចនាឡើងវិញសម្រាប់គោលបំណងសាកល្បងឡើងវិញ

រូបភាពទី 2. ដ្យាក្រាមប្លុកកម្រិតខ្ពស់

ព័ត៌មានពាក់ព័ន្ធ

• មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ F-Tile Interlaken Intel FPGA
• F-Tile Interlaken Intel FPGA IP កំណត់សម្គាល់ការចេញផ្សាយ

១.១. តម្រូវការផ្នែករឹង និងកម្មវិធី
ដើម្បីសាកល្បងអតីតample design ប្រើ hardware និង software ខាងក្រោម៖

• កម្មវិធី Intel Quartus Prime Pro Edition កំណែ 21.4
• កុងសូលប្រព័ន្ធអាចប្រើបានជាមួយកម្មវិធី Intel Quartus Prime Pro Edition
• កម្មវិធីត្រាប់តាមដែលគាំទ្រ៖
  - Synopsys* VCS*
  - Synopsys VCS MX
  - Siemens* EDA ModelSim* SE ឬ Questa*
  - Cadence * Xcelium *
• កញ្ចប់អភិវឌ្ឍន៍ Intel Agilex™ I-Series Transceiver-SoC

១.២. ការបង្កើតការរចនា
រូបភាពទី 3. នីតិវិធី

អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើត example និង testbench:

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Intel Quartus Prime ថ្មី ឬចុច File ➤ បើកគម្រោងដើម្បីបើកគម្រោង Intel Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។
2. បញ្ជាក់គ្រួសារឧបករណ៍ Agilex ហើយជ្រើសរើសឧបករណ៍ជាមួយ F-Tile សម្រាប់ការរចនារបស់អ្នក។
3. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង ហើយចុចពីរដង F-Tile Interlaken Intel FPGA IP ។ បង្អួចវ៉ារ្យ៉ង់ IP ថ្មីលេចឡើង។
4. បញ្ជាក់ឈ្មោះកម្រិតកំពូល សម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
5. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។

រូបភាពទី ៤ ឧampផ្ទាំងរចនា

6. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
7. នៅលើ Exampផ្ទាំង រចនា ជ្រើសរើសជម្រើស ក្លែងធ្វើ ដើម្បីបង្កើត testbench ។ ជ្រើសរើសជម្រើសសំយោគ ដើម្បីបង្កើតការរចនាផ្នែករឹង ឧampលេ អ្នក​ត្រូវ​តែ​ជ្រើស​រើស​យ៉ាង​ហោច​ណាស់​មួយ​ក្នុង​ចំណោម​ជម្រើស​ពិសោធ​និង​ការ​សំយោគ​ដើម្បី​បង្កើត ex designampលេ
8. សម្រាប់ទ្រង់ទ្រាយ HDL ដែលត្រូវបានបង្កើត ទាំងជម្រើស Verilog និង VHDL គឺអាចប្រើបាន។
9. សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើសកញ្ចប់អភិវឌ្ឍន៍ Agilex I-Series Transceiver-SOC ។

ចំណាំ៖ នៅពេលអ្នកជ្រើសរើសជម្រើស Development Kit ការកំណត់ pin ត្រូវបានកំណត់យោងទៅតាមលេខផ្នែកឧបករណ៍ Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) ហើយអាចខុសគ្នាពីឧបករណ៍ដែលអ្នកបានជ្រើសរើស។ ប្រសិនបើអ្នកមានបំណងសាកល្បងការរចនាលើផ្នែករឹងនៅលើ PCB ផ្សេង សូមជ្រើសរើស No ​​development kit option ហើយធ្វើការកំណត់ pin សមស្របនៅក្នុង .qsf file
10. ចុចបង្កើត Exampឡេ រចនា។ The Select Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
11. ប្រសិនបើអ្នកចង់កែប្រែការរចនា ឧample ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (ilk_f_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះ​ថត។
ចុច“ យល់រពម” ។

ចំណាំ៖ នៅក្នុង F-Tile Interlaken Intel FPGA IP design exampដូច្នេះ SystemPLL មួយត្រូវបានភ្លាមៗដោយស្វ័យប្រវត្តិ ហើយបានភ្ជាប់ទៅ F-Tile Interlaken Intel FPGA IP core។ ផ្លូវឋានានុក្រម SystemPLL ក្នុងការរចនា exampឡេគឺ៖

example_design.test_env_inst.test_dut.dut.pll

SystemPLL នៅក្នុងការរចនា example ចែករំលែកនាឡិកាយោង 156.26 MHz ដូចគ្នានឹងឧបករណ៍បញ្ជូន។

១.៣. រចនាសម្ព័ន្ធថត
ស្នូល F-Tile Interlaken Intel FPGA IP បង្កើតដូចខាងក្រោម files សម្រាប់ការរចនា
exampលេ៖
រូបភាពទី 5. រចនាសម្ព័ន្ធថត

តារាង 2. Hardware Design Example File ការពិពណ៌នា
ទាំងនេះ files គឺនៅក្នុងample_installation_dir>/ilk_f_0_example_design ថត។

តារាង 3. Testbench File ការពិពណ៌នា
នេះ។ file គឺនៅក្នុងample_installation_dir>/ilk_f_0_example_design/exampថត le_design/rtl ។

តារាង 4. ស្គ្រីប Testbench
ទាំងនេះ files គឺនៅក្នុងample_installation_dir>/ilk_f_0_example_design/exampថត le_design/testbench ។

១.៤. ការក្លែងធ្វើការរចនា Exampនៅ Testbench
រូបភាពទី 6. នីតិវិធី

សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីក្លែងធ្វើតុល្យការ៖

1. នៅប្រអប់បញ្ចូលពាក្យបញ្ជា ប្តូរទៅថតសាកល្បងសាកល្បង។ ផ្លូវថតគឺample_installation_dir>/example_design/testbench ។
2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។ ស្គ្រីបរបស់អ្នកគួរពិនិត្យមើលថាចំនួន SOP និង EOP ត្រូវគ្នាបន្ទាប់ពីការក្លែងធ្វើបានបញ្ចប់។

តារាងទី 5. ជំហានដើម្បីដំណើរការការក្លែងធ្វើ

3. វិភាគលទ្ធផល។ ការក្លែងធ្វើដោយជោគជ័យផ្ញើ និងទទួលកញ្ចប់ព័ត៌មាន ហើយបង្ហាញ “ការសាកល្បងឆ្លងកាត់”។
កៅអីសាកល្បងសម្រាប់ការរចនា ឧample បំពេញកិច្ចការដូចខាងក្រោមៈ

• បញ្ចូលស្នូល F-Tile Interlaken Intel FPGA IP ។
• បោះពុម្ពស្ថានភាព PHY ។
• ពិនិត្យមើលការធ្វើសមកាលកម្មមេតាហ្វ្រេម (SYNC_LOCK) និងព្រំដែនពាក្យ (ប្លុក)
  (WORD_LOCK) ។
• រង់ចាំសម្រាប់ផ្លូវនីមួយៗដែលត្រូវចាក់សោ និងតម្រឹម។
• ចាប់ផ្តើមបញ្ជូនកញ្ចប់ព័ត៌មាន។
• ពិនិត្យស្ថិតិកញ្ចប់ព័ត៌មាន៖
  - កំហុស CRC24
  - SOPs
  - EOPs

សample output បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យ៖

ចំណាំ៖ ការរចនា Interlaken example simulation testbench ផ្ញើ 100 កញ្ចប់និងទទួលបាន 100 កញ្ចប់។

សampលទ្ធផល le បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យសម្រាប់របៀប Interlaken Look-aside៖

១.៥. ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Hardware Design Example

1. ធានាអតីតampជំនាន់រចនាបានបញ្ចប់ហើយ។
2. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបើកគម្រោង Intel Quartus Primeample_installation_dir>/example_design.qpf> ។
3. នៅលើ ដំណើរការ ម៉ឺនុយ, ចុច ចាប់ផ្តើមការចងក្រង.
4. បន្ទាប់ពីការចងក្រងដោយជោគជ័យ a .sof file មាននៅក្នុងថតដែលបានបញ្ជាក់របស់អ្នក។
   អនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំកម្មវិធី Hardware exampការរចនានៅលើឧបករណ៍ Intel Agilex ជាមួយ F-tile:
   ក. ភ្ជាប់ឧបករណ៍អភិវឌ្ឍន៍ទៅកុំព្យូទ័រម៉ាស៊ីន។
   ខ. បើកដំណើរការកម្មវិធី Clock Control ដែលជាផ្នែកមួយនៃឧបករណ៍អភិវឌ្ឍន៍។ កំណត់ប្រេកង់ថ្មីសម្រាប់ការរចនា example ដូចខាងក្រោម៖
   • សម្រាប់របៀប NRZ៖
   — Si5391 (U18), OUT0៖ កំណត់ទៅតម្លៃនៃ pll_ref_clk(3) តាមតម្រូវការការរចនារបស់អ្នក។
   • សម្រាប់មុខងារ PAM៖
   — Si5391 (U45), OUT1៖ កំណត់ទៅតម្លៃនៃ pll_ref_clk(3) តាមតម្រូវការការរចនារបស់អ្នក។
   - Si5391 (U19), OUT1៖ កំណត់ទៅតម្លៃនៃ mac_pll_ref_clk(3) តាមតម្រូវការការរចនារបស់អ្នក។ គ. ចុច ឧបករណ៍ ➤ អ្នកសរសេរកម្មវិធី ➤ ការដំឡើងផ្នែករឹង។
   ឃ. ជ្រើសរើសឧបករណ៍សរសេរកម្មវិធី។ បន្ថែមកញ្ចប់អភិវឌ្ឍន៍ Intel Agilex I-Series Transceiver-SoC ។
   អ៊ី ធានាថា របៀប ត្រូវបានកំណត់ទៅ JTAG.
   f. ជ្រើសរើសឧបករណ៍ Intel Agilex I-Series ហើយចុច បន្ថែមឧបករណ៍. អ្នកសរសេរកម្មវិធីបង្ហាញដ្យាក្រាមនៃការតភ្ជាប់រវាងឧបករណ៍នៅលើក្តាររបស់អ្នក។
   g. ធីកប្រអប់សម្រាប់ .សូហ្វ.
   h ធីកប្រអប់នៅក្នុង កម្មវិធី/កំណត់រចនាសម្ព័ន្ធ ជួរឈរ។
   ខ្ញុំ ចុច ចាប់ផ្តើម.

១.៧. ការសាកល្បងការរចនាផ្នែករឹង Example
បន្ទាប់ពីអ្នកចងក្រង F-tile Interlaken Intel FPGA IP design example និងកំណត់រចនាសម្ព័ន្ធឧបករណ៍របស់អ្នក អ្នកអាចប្រើ System Console ដើម្បីរៀបចំកម្មវិធី IP core និងការចុះឈ្មោះរបស់វា។

អនុវត្តតាមជំហានទាំងនេះ ដើម្បីបង្ហាញ System Console និងសាកល្បងការរចនាផ្នែករឹងampលេ៖

• មិនមានកំហុសសម្រាប់ CRC32, CRC24 និងឧបករណ៍ពិនិត្យទេ។
• SOPs និង EOPs ដែលបានបញ្ជូនគួរតែត្រូវគ្នាជាមួយ SOPs និង EOPs ដែលទទួលបាន។

សampលទ្ធផល le បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យនៅក្នុងរបៀប Interlaken៖

សampលទ្ធផល le បង្ហាញពីដំណើរការសាកល្បងជោគជ័យនៅក្នុងរបៀប Interlaken Lookaside៖

 

២.៥. រចនា Exampការពិពណ៌នា

ការរចនា example បង្ហាញពីមុខងារនៃស្នូល IP របស់ Interlaken ។

២.៥. រចនា Example សមាសភាគ
អតីតample រចនាភ្ជាប់ប្រព័ន្ធ និងនាឡិកាយោង PLL និងធាតុផ្សំនៃការរចនាដែលត្រូវការ។ អតីតample រចនាកំណត់រចនាសម្ព័ន្ធស្នូល IP នៅក្នុងរបៀបរង្វិលជុំខាងក្នុង និងបង្កើតកញ្ចប់ព័ត៌មាននៅលើចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ IP ស្នូល TX ។ ស្នូល IP បញ្ជូនកញ្ចប់ព័ត៌មានទាំងនេះនៅលើផ្លូវរង្វិលជុំខាងក្នុងតាមរយៈឧបករណ៍បញ្ជូន។

បន្ទាប់ពីអ្នកទទួលស្នូល IP ទទួលបានកញ្ចប់ព័ត៌មាននៅលើផ្លូវរង្វិលជុំវិញ វាដំណើរការកញ្ចប់ព័ត៌មាន Interlaken ហើយបញ្ជូនវានៅលើចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ RX ។ អតីតample design ពិនិត្យមើលថាកញ្ចប់ព័ត៌មានដែលទទួលបាន និងបញ្ជូនត្រូវគ្នា។

ការរចនា F-Tile Interlaken Intel FPGA IP ឧampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ

1. F-Tile Interlaken Intel FPGA ស្នូល IP
2. ម៉ាស៊ីនបង្កើតកញ្ចប់ និងឧបករណ៍ពិនិត្យកញ្ចប់
3. F-Tile Reference និង System PLL Clocks Intel FPGA IP core

២.៥. រចនា Exampលំហូរ
ការរចនាផ្នែករឹង F-Tile Interlaken Intel FPGA IP ឧample បំពេញជំហានដូចខាងក្រោមៈ

1. កំណត់ F-tile Interlaken Intel FPGA IP និង F-Tile ឡើងវិញ។
2. ចេញផ្សាយការកំណត់ឡើងវិញនៅលើ Interlaken IP (ការកំណត់ប្រព័ន្ធឡើងវិញ) និង F-tile TX (tile_tx_rst_n) ។
3. កំណត់រចនាសម្ព័ន្ធ F-tile Interlaken Intel FPGA IP នៅក្នុងរបៀបរង្វិលជុំខាងក្នុង។
4. បញ្ចេញការកំណត់ឡើងវិញនៃ F-tile RX (tile_rx_rst_n) ។
5. ផ្ញើកញ្ចប់ព័ត៌មាន Interlaken ដែលមានទិន្នន័យដែលបានកំណត់ជាមុននៅក្នុងបន្ទុកទៅកាន់ចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ TX នៃស្នូល IP ។
6. ពិនិត្យកញ្ចប់ដែលបានទទួល និងរាយការណ៍ពីស្ថានភាព។ កម្មវិធីពិនិត្យកញ្ចប់ព័ត៌មានរួមបញ្ចូលក្នុងការរចនាផ្នែករឹង ឧample ផ្តល់នូវសមត្ថភាពត្រួតពិនិត្យកញ្ចប់ព័ត៌មានមូលដ្ឋានដូចខាងក្រោមៈ
   • ពិនិត្យមើលថាលំដាប់កញ្ចប់ព័ត៌មានដែលបានបញ្ជូនគឺត្រឹមត្រូវ។
   • ពិនិត្យមើលថាទិន្នន័យដែលទទួលបានត្រូវគ្នានឹងតម្លៃដែលរំពឹងទុកដោយធានាទាំងការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន (SOP) និងចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាន (EOP) តម្រឹមខណៈពេលដែលទិន្នន័យកំពុងត្រូវបានបញ្ជូន និងទទួល។

*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

២.៣. សញ្ញាចំណុចប្រទាក់
តារាង 6. Design Example សញ្ញាចំណុចប្រទាក់

២.៣. ចុះឈ្មោះផែនទី

ចំណាំ៖

• រចនា Exampអាសយដ្ឋានចុះឈ្មោះ le ចាប់ផ្តើមដោយ 0x20** ខណៈពេលដែលអាសយដ្ឋានចុះឈ្មោះស្នូល Interlaken IP ចាប់ផ្តើមដោយ 0x10** ។
• អាសយដ្ឋានចុះឈ្មោះ F-tile PHY ចាប់ផ្តើមដោយ 0x30** ខណៈអាសយដ្ឋានចុះឈ្មោះ F-tile FEC ចាប់ផ្តើមដោយ 0x40**។ ការចុះឈ្មោះ FEC មាននៅក្នុងរបៀប PAM4 ប៉ុណ្ណោះ។
• លេខកូដចូលប្រើ៖ RO-Read Only, និង RW-Read/Write។
• កុងសូលប្រព័ន្ធអានការរចនា example ចុះឈ្មោះ និងរាយការណ៍ពីស្ថានភាពសាកល្បងនៅលើអេក្រង់។

តារាង 7. Design Example ចុះឈ្មោះផែនទី

តារាង 8. Design Example ចុះឈ្មោះផែនទីសម្រាប់ Interlaken Look-aside Design Example
ប្រើផែនទីចុះឈ្មោះនេះ នៅពេលអ្នកបង្កើត ex designample ជាមួយបើកដំណើរការប៉ារ៉ាម៉ែត្រ Interlaken Look-aside Mode ត្រូវបានបើក។

2.5. កំណត់ឡើងវិញ
នៅក្នុង F-Tile Interlaken Intel FPGA IP core អ្នកចាប់ផ្តើមការកំណត់ឡើងវិញ (reset_n=0) ហើយសង្កត់រហូតដល់ស្នូល IP ត្រឡប់ការទទួលស្គាល់ការកំណត់ឡើងវិញ (reset_ack_n=0) ។ បន្ទាប់ពីការកំណត់ឡើងវិញត្រូវបានដកចេញ (reset_n=1) ការទទួលស្គាល់ការកំណត់ឡើងវិញត្រឡប់ទៅស្ថានភាពដើមរបស់វាវិញ (reset_ack_n=1)។ នៅក្នុងការរចនា example, ការចុះឈ្មោះ rst_ack_sticky រក្សាការអះអាងទទួលស្គាល់ការកំណត់ឡើងវិញ ហើយបន្ទាប់មកធ្វើឱ្យមានការដកចេញនូវការកំណត់ឡើងវិញ (reset_n=1)។ អ្នកអាចប្រើវិធីសាស្រ្តជំនួសដែលសមនឹងតម្រូវការការរចនារបស់អ្នក។

សំខាន់៖ នៅក្នុងសេណារីយ៉ូណាមួយដែលតម្រូវឱ្យមានការរង្វិលជុំសៀរៀលខាងក្នុង អ្នកត្រូវតែបញ្ចេញ TX និង RX នៃក្រឡា F ដាច់ដោយឡែកតាមលំដាប់ជាក់លាក់មួយ។ សូមមើលស្គ្រីបកុងសូលប្រព័ន្ធសម្រាប់ព័ត៌មានបន្ថែម។

រូបភាពទី 7. កំណត់លំដាប់ឡើងវិញក្នុងរបៀប NRZ

រូបភាពទី 8. កំណត់លំដាប់ឡើងវិញក្នុងរបៀប PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។

 

4. ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-Tile Interlaken Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

 

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ ក្រុមហ៊ុន Intel ធានាការអនុវត្ត FPGA និងផលិតផល semiconductor របស់ខ្លួនរហូតដល់បច្ចុប្បន្ន
លក្ខណៈបច្ចេកទេសស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។

 

សូមអានបន្ថែមអំពីសៀវភៅណែនាំនេះ និងទាញយក PDF៖

ឯកសារ/ធនធាន

Intel F-Tile Interlaken FPGA IPDesign Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile Interlaken FPGA IPDesign Example

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់