មគ្គុទ្ទេសក៍សាកល្បង Microsemi DG0630 RTG4 FPGA DSP FIR មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ទីស្នាក់ការកណ្តាល Microsemi
ក្រុមហ៊ុន One Enterprise, Aliso Viejo,
CA 92656 សហរដ្ឋអាមេរិក
នៅសហរដ្ឋអាមេរិក៖ +1 ៨៦៦-៤៤៧-២១៩៤
នៅខាងក្រៅសហរដ្ឋអាមេរិក៖ +1 ៨៦៦-៤៤៧-២១៩៤
ការលក់៖ +1 ៨៦៦-៤៤៧-២១៩៤
ទូរសារ៖ +1 ៨៦៦-៤៤៧-២១៩៤
អ៊ីមែល៖ sales.support@microsemi.com
www.microsemi.com

© 2021 Microsemi ដែលជាក្រុមហ៊ុនបុត្រសម្ព័ន្ធគ្រប់គ្រងទាំងស្រុងរបស់ Microchip Technology Inc. រក្សាសិទ្ធិគ្រប់យ៉ាង។ Microsemi និងនិមិត្តសញ្ញា Microsemi គឺជាពាណិជ្ជសញ្ញាដែលបានចុះបញ្ជីរបស់សាជីវកម្ម Microsemi ។ ពាណិជ្ជសញ្ញា និងសញ្ញាសេវាកម្មផ្សេងទៀតទាំងអស់ គឺជាកម្មសិទ្ធិរបស់ម្ចាស់រៀងៗខ្លួន។

Microsemi មិនធ្វើការធានា តំណាង ឬការធានាទាក់ទងនឹងព័ត៌មានដែលមាននៅទីនេះ ឬភាពសមស្របនៃផលិតផល និងសេវាកម្មរបស់វាសម្រាប់គោលបំណងជាក់លាក់ណាមួយឡើយ ហើយ Microsemi មិនទទួលខុសត្រូវអ្វីទាំងអស់ដែលកើតឡើងចេញពីកម្មវិធី ឬការប្រើប្រាស់ផលិតផល ឬសៀគ្វីណាមួយ។ ផលិតផលដែលបានលក់នៅទីនេះ និងផលិតផលផ្សេងទៀតដែលលក់ដោយ Microsemi ត្រូវបានទទួលរងនូវការធ្វើតេស្តមានកម្រិត ហើយមិនគួរត្រូវបានប្រើប្រាស់ដោយភ្ជាប់ជាមួយឧបករណ៍ ឬកម្មវិធីដែលសំខាន់ក្នុងបេសកកម្មឡើយ។ លក្ខណៈបច្ចេកទេសនៃការអនុវត្តណាមួយត្រូវបានគេជឿថាអាចទុកចិត្តបាន ប៉ុន្តែមិនត្រូវបានផ្ទៀងផ្ទាត់ទេ ហើយអ្នកទិញត្រូវតែអនុវត្ត និងបញ្ចប់ការអនុវត្តន៍ទាំងអស់ និងការធ្វើតេស្តផលិតផលផ្សេងទៀត តែម្នាក់ឯង និងរួមគ្នាជាមួយ ឬដំឡើងនៅក្នុងផលិតផលចុងក្រោយណាមួយ។ អ្នកទិញមិនត្រូវពឹងផ្អែកលើទិន្នន័យ និងលក្ខណៈបច្ចេកទេសនៃការអនុវត្ត ឬប៉ារ៉ាម៉ែត្រដែលផ្តល់ដោយ Microsemi ឡើយ។ វាជាទំនួលខុសត្រូវរបស់អ្នកទិញក្នុងការកំណត់ដោយឯករាជ្យនូវភាពសមស្របនៃផលិតផលណាមួយ និងដើម្បីសាកល្បង និងផ្ទៀងផ្ទាត់ដូចគ្នា។ ព័ត៌មានដែលផ្តល់ដោយ Microsemi ខាងក្រោមនេះត្រូវបានផ្តល់ជូន "ដូចដែលនៅមាន កន្លែងណា" និងជាមួយនឹងកំហុសទាំងអស់ ហើយហានិភ័យទាំងមូលដែលទាក់ទងនឹងព័ត៌មាននេះគឺទាំងស្រុងជាមួយអ្នកទិញ។ Microsemi មិនផ្តល់ដោយជាក់លាក់ ឬដោយប្រយោលដល់ភាគីណាមួយនូវសិទ្ធិប៉ាតង់ អាជ្ញាប័ណ្ណ ឬសិទ្ធិ IP ផ្សេងទៀតទេ ទោះជាទាក់ទងនឹងព័ត៌មាននោះដោយខ្លួនឯង ឬអ្វីដែលពិពណ៌នាដោយព័ត៌មានបែបនេះក៏ដោយ។ ព័ត៌មានដែលមាននៅក្នុងឯកសារនេះគឺជាកម្មសិទ្ធិរបស់ Microsemi ហើយ Microsemi រក្សាសិទ្ធិដើម្បីធ្វើការផ្លាស់ប្តូរណាមួយចំពោះព័ត៌មាននៅក្នុងឯកសារនេះ ឬចំពោះផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។

អំពី Microsemi

Microsemi ដែលជាក្រុមហ៊ុនបុត្រសម្ព័ន្ធគ្រប់គ្រងទាំងស្រុងរបស់ Microchip Technology Inc. (Nasdaq: MCHP) ផ្តល់នូវផលប័ត្រដ៏ទូលំទូលាយនៃ semiconductor និងដំណោះស្រាយប្រព័ន្ធសម្រាប់លំហអាកាស និងការពារជាតិ ទំនាក់ទំនង មជ្ឈមណ្ឌលទិន្នន័យ និងទីផ្សារឧស្សាហកម្ម។ ផលិតផលរួមមានសៀគ្វីរួមបញ្ចូលគ្នានូវសញ្ញាចម្រុះអាណាឡូកដែលមានប្រសិទ្ធភាពខ្ពស់ និងរឹងដោយវិទ្យុសកម្ម, FPGAs, SoCs និង ASICs; ផលិតផលគ្រប់គ្រងថាមពល; ឧបករណ៍កំណត់ពេលវេលា និងសមកាលកម្ម និងដំណោះស្រាយពេលវេលាច្បាស់លាស់ កំណត់ស្តង់ដារពិភពលោកសម្រាប់ពេលវេលា។ ឧបករណ៍ដំណើរការសំឡេង; ដំណោះស្រាយ RF; សមាសធាតុដាច់ដោយឡែក; ការផ្ទុកសហគ្រាស និងដំណោះស្រាយទំនាក់ទំនង បច្ចេកវិទ្យាសុវត្ថិភាព និងការប្រឆាំង t ដែលអាចធ្វើមាត្រដ្ឋានបាន។amper ផលិតផល; ដំណោះស្រាយអ៊ីសឺរណិត; Power-over-Ethernet ICs និង midspans; ក៏ដូចជាសមត្ថភាព និងសេវាកម្មរចនាផ្ទាល់ខ្លួន។ ស្វែងយល់បន្ថែមនៅ www.microsemi.com.

50200630. 7.0 8/21

1 ប្រវត្តិកែប្រែ

ប្រវត្តិនៃការកែប្រែពិពណ៌នាអំពីការផ្លាស់ប្តូរដែលត្រូវបានអនុវត្តនៅក្នុងឯកសារ។ ការផ្លាស់ប្តូរត្រូវបានរាយបញ្ជីដោយការកែប្រែ ដោយចាប់ផ្តើមជាមួយនឹងការបោះពុម្ពបច្ចុប្បន្ន។

1.1 ការកែប្រែ 7.0

ខាងក្រោមនេះគឺជាសេចក្តីសង្ខេបនៃការផ្លាស់ប្តូរដែលបានធ្វើនៅក្នុងការកែប្រែនេះ។

បានធ្វើបច្ចុប្បន្នភាពឯកសារសម្រាប់ Libero SoC v2021.2 ។
បានធ្វើបច្ចុប្បន្នភាពរូបភាពទី 5 ទំព័រ 7 ។
ជំនួសរូបទី 26 ទំព័រ 29 ។
បានធ្វើបច្ចុប្បន្នភាពតារាងទី 7 ទំព័រ 29 ។

1.2 ការកែប្រែ 6.0

ផ្នែកបន្ថែម ការរចនាម៉ូដ ទំព័រ 3 ។
បានបន្ថែមឧបសម្ព័ន្ធទី 1៖ ការសរសេរកម្មវិធីឧបករណ៍ដោយប្រើ FlashPro Express ទំព័រ 25 ។
បានបន្ថែមឧបសម្ព័ន្ធទី 2៖ ការដំណើរការស្គ្រីប TCL ទំព័រ 28 ។
បានលុបឯកសារយោងទៅលេខកំណែ Libero ។

1.3 ការកែប្រែ 5.0

ការកែប្រែ 5.0 នៃឯកសារត្រូវបានធ្វើបច្ចុប្បន្នភាពដើម្បីរួមបញ្ចូលលក្ខណៈពិសេស និងការកែលម្អដែលបានណែនាំនៅក្នុងការចេញផ្សាយ Libero SoC v11.9 SP1 ។

1.4 ការកែប្រែ 4.0

ការកែប្រែ 4.0 នៃឯកសារត្រូវបានធ្វើបច្ចុប្បន្នភាពដើម្បីរួមបញ្ចូលលក្ខណៈពិសេស និងការកែលម្អដែលបានណែនាំនៅក្នុងការចេញផ្សាយ Libero SoC v11.8 SP2 ។

1.5 ការកែប្រែ 3.0

បានធ្វើបច្ចុប្បន្នភាពឯកសារសម្រាប់ការចេញផ្សាយកម្មវិធី Libero v11.7 (SAR 77670) ។

1.6 ការកែប្រែ 2.0

បានធ្វើបច្ចុប្បន្នភាពឯកសារសម្រាប់ការចេញផ្សាយកម្មវិធី Libero v11.6 (SAR 72815) ។

1.7 ការកែប្រែ 1.0

កំណែប្រែ 1.0 គឺជាការបោះពុម្ពលើកដំបូងនៃឯកសារនេះ។

2 RTG4 FPGA - ការបង្ហាញតម្រង DSP FIR

ឧបករណ៍ RTG4™ FPGA រួមបញ្ចូលនូវស្ថាបត្យកម្មក្រណាត់ FPGA ដែលមានមូលដ្ឋានលើពន្លឺជំនាន់ទី XNUMX ដែលរួមបញ្ចូល Mathblocks ដែលបានបង្កប់ដែលត្រូវបានធ្វើឱ្យប្រសើរសម្រាប់កម្មវិធីដំណើរការសញ្ញាឌីជីថល (DSP) ដូចជា តម្រងការឆ្លើយតបដោយកម្លាំងកំណត់ (FIR) តម្រងការឆ្លើយតបដោយកម្លាំងគ្មានកំណត់ (IIR) និងល្បឿនលឿន។ មុខងារបំប្លែងបួន (FFT) ។

លក្ខណៈពិសេសនៃការរចនាម៉ូដសាកល្បង៖

IP តម្រង CoreFIR - ប្រតិបត្តិការទាប ឆ្លងខ្ពស់ ប៉ានប៉ាស និងប្រតិបត្តិការបដិសេធ។
CoreFFT FFT IP - ដើម្បីបង្កើតវិសាលគមលទ្ធផលនៃសញ្ញាដែលបានត្រង។

ចំណុចប្រទាក់ GUI ពីកុំព្យូទ័រម៉ាស៊ីន ដើម្បីបង្កើតមេគុណតម្រង សញ្ញាបញ្ចូល (ប្រេកង់ឆ្លងកាត់ និងប្រេកង់បញ្ឈប់) ហើយក៏កំណត់ទម្រង់រលកបញ្ចូល/ទិន្នផល និងវិសាលគមដែលត្រូវការ។

Microsemi CoreFIR filter IP ត្រូវបានប្រើដើម្បីទប់ស្កាត់សមាសធាតុប្រេកង់ដែលមិនចង់បាន ហើយ CoreFFT IP ត្រូវបានប្រើដើម្បីបង្កើតវិសាលគមលទ្ធផលដើម្បីផ្ទៀងផ្ទាត់ប្រតិបត្តិការតម្រង។

តួលេខខាងក្រោមបង្ហាញពីដ្យាក្រាមកម្រិតកំពូលសម្រាប់ការបង្ហាញតម្រង DSP FIR ។

រូបភាពទី 1 • ដ្យាក្រាមកម្រិតកំពូលនៃកម្មវិធីបង្ហាញតម្រង DSP FIR

2.1 តម្រូវការរចនា

តារាងខាងក្រោមរាយបញ្ជីតម្រូវការផ្នែករឹង និងកម្មវិធីសម្រាប់ការបង្ហាញ។

តារាងទី 1 • តម្រូវការរចនា

តម្រូវការ	កំណែ
ផ្នែករឹង
កញ្ចប់អភិវឌ្ឍន៍ RTG4 ខ្សែ USB A ទៅ Mini-B	Rev B ឬក្រោយ
ម៉ាស៊ីនកុំព្យូទ័រឬកុំព្យូទ័រយួរដៃ	64 ប៊ីត Windows 7 និង 10
កម្មវិធី
Libero® System-on-Chip (SoC)	ចំណាំ៖ យោងទៅ readme.txt file ផ្តល់ជូននៅក្នុងការរចនា files សម្រាប់កំណែកម្មវិធីដែលបានប្រើជាមួយនឹងការរចនាយោងនេះ។
FlashPro Express
កម្មវិធីបញ្ជាកុំព្យូទ័រ	កម្មវិធីបញ្ជា USB ទៅ UART
ក្របខ័ណ្ឌ	Microsoft.NET Framework 4 Client សម្រាប់បើកដំណើរការ demo GUI

ចំណាំ៖ Libero SmartDesign និងការកំណត់រចនាសម្ព័ន្ធរូបថតអេក្រង់ដែលបង្ហាញក្នុងការណែនាំនេះគឺសម្រាប់គោលបំណងបង្ហាញតែប៉ុណ្ណោះ។ បើកការរចនា Libero ដើម្បីមើលការអាប់ដេតចុងក្រោយបំផុត។

2.2 តម្រូវការជាមុន

មុនពេលអ្នកចាប់ផ្តើម៖

ទាញយក និងដំឡើង Libero SoC (ដូចដែលបានបង្ហាញក្នុង webគេហទំព័រសម្រាប់ការរចនានេះ) នៅលើម៉ាស៊ីនកុំព្យូទ័រពីទីតាំងខាងក្រោម៖ https://www.microsemi.com/product-directory/design-resources/1750-libero-soc
មុនពេលអ្នកចាប់ផ្តើមសាកល្បង សូមទាញយកការរចនា files ពីផ្លូវដូចខាងក្រោម: http://soc.microsemi.com/download/rsc/?f=rtg4_dg0630_df

ប្រសិនបើកម្មវិធីបញ្ជាស្ពាន USB ទៅ UART មិនត្រូវបានដំឡើង សូមទាញយក និងដំឡើងកម្មវិធីបញ្ជាពី www.microsemi.com//documents/CDM_2.08.24_WHQL_Certified.zip.

2.3 ការរចនាសាកល្បង

ការរចនា files រួមមាន:

រចនា Files
GUI
ការសរសេរកម្មវិធី Files
TCL_Scripts
Readme.txt file

រូបខាងក្រោមបង្ហាញពីរចនាសម្ព័ន្ធកម្រិតកំពូលនៃការរចនា fileស. សូមមើល Readme.txt file ផ្តល់ជូននៅក្នុងថតបង្ហាញគំរូសម្រាប់រចនាសម្ព័ន្ធថតពេញលេញ។

រូបភាពទី 2 • ការរចនាសាកល្បង Files រចនាសម្ព័ន្ធកម្រិតកំពូល

2.4 ការពិពណ៌នាអំពីការរចនា

ការរចនាម៉ូដសាកល្បងនេះប្រើប្លុកខាងក្រោម៖

ចំណុចទាញទិន្នន័យ ទំព័រទី 4 (អ្នកប្រើប្រាស់ RTL)
ការគ្រប់គ្រងតម្រង FSM ទំព័រទី 4 (អ្នកប្រើប្រាស់ RTL)
TPSRAM IP ទំព័រ 5 (IP core)
CoreUART ទំព័រ 5 (ស្នូល IP)
CoreFIR ទំព័រ 5 (ស្នូល IP)
CoreFFT ទំព័រ 5 (ស្នូល IP)
SYSRESET ទំព័រ 5 (ស្នូល IP)
OSC ទំព័រ 6 (ស្នូល IP)
RTG4FCCCECALIB_C0 ទំព័រ 6 (ស្នូល IP)

រូបខាងក្រោមបង្ហាញពីដ្យាក្រាមប្លុកដែលបង្ហាញអំពីការរចនាម៉ូដសាកល្បង។

រូបភាពទី 3 • DSP FIR Filter Demo Design Diagram

2.4.1 ចំណុចទាញទិន្នន័យ

ចំណុចទាញទិន្នន័យ រួមមាន CoreUART IP និង UART interface finite state machine គ្រប់គ្រងប្រតិបត្តិការត្រួតពិនិត្យរវាង host PC (GUI interface) និង fabric logic ។ ប្រតិបត្តិការត្រួតពិនិត្យរួមមានការផ្ទុកមេគុណតម្រង តម្រងទិន្នន័យបញ្ចូលទៅសតិបណ្ដោះអាសន្នទិន្នន័យបញ្ចូលដែលត្រូវគ្នា មេគុណបណ្ដោះអាសន្ន និងផ្ញើនិងទទួលទិន្នន័យពីម៉ាស៊ីន PC GUI ។

2.4.2 ការគ្រប់គ្រងតម្រង FSM

ការគ្រប់គ្រងតម្រង គ្រប់គ្រងតម្រង FIR និងប្រតិបត្តិការ FFT ។ វាផ្ទុកទិន្នន័យដែលបានត្រងទៅសតិបណ្ដោះអាសន្នលទ្ធផលដែលត្រូវគ្នា ហើយផ្លាស់ទីទិន្នន័យលទ្ធផល FFT ទៅសតិបណ្ដោះអាសន្នទិន្នន័យលទ្ធផលដែលត្រូវគ្នា។

2.4.3 TPSRAM IP

TPSRAM IP ប្រើការកំណត់ដូចខាងក្រោម៖

សតិបណ្ដោះអាសន្នមេគុណតម្រង
សតិបណ្ដោះអាសន្នទិន្នន័យបញ្ចូលសញ្ញា
សតិបណ្ដោះអាសន្នសញ្ញាទិន្នផល
សញ្ញាលទ្ធផល FFT សតិបណ្ដោះអាសន្នទិន្នន័យពិត
សញ្ញាទិន្នផល FFT សតិបណ្ដោះអាសន្នទិន្នន័យស្រមើលស្រមៃ

តារាងទី 2 • ការកំណត់រចនាសម្ព័ន្ធ TPSRAM សម្រាប់ Data Buffers

សតិបណ្ដោះអាសន្ន	សរសេរច្រក		អានច្រក
	ជម្រៅ	ទទឹង	ជម្រៅ	ទទឹង
មេគុណតម្រង	256	8	128	16
សញ្ញាបញ្ចូល FIR	2048	8	1024	16
សញ្ញាទិន្នផល FIR	1024	16	1024	16
លទ្ធផល FFT សញ្ញាពិត	256	16	256	16
លទ្ធផល FFT សញ្ញាស្រមើលស្រមៃ	256	16	256	16

2.4.4 CoreUART

នេះ។ CoreUART IP ត្រូវបានប្រើដើម្បីផ្ទេរទិន្នន័យរវាងម៉ាស៊ីនកុំព្យូទ័រ (GUI) និង RTG4 ។ នេះ។ CoreUART ការកំណត់រចនាសម្ព័ន្ធមានដូចខាងក្រោម៖

TxFIFO៖ បិទ TxFIFO
RxFIFO៖ បិទ RxFIFO
RxLegacyMode៖ បិទ
អត្រា Baud៖ ៩៦០០
ចំនួនប៊ីត៖ ៨
បញ្ឈប់ប៊ីត៖ ១
Parity: គ្មាន

2.4.5 CoreFIR

នេះ។ CoreFIR IP ត្រូវបានប្រើនៅក្នុងរបៀបមេគុណដែលអាចផ្ទុកឡើងវិញបាន ដើម្បីគាំទ្រ Low-pass, High-pass, Band-pass និង Band-reject filters។ នេះ។ CoreFIR ការកំណត់ IP មានដូចខាងក្រោម៖

ប្រភេទតម្រង៖ អត្រាតែមួយត្រូវបានរាប់បញ្ចូលយ៉ាងពេញលេញ
ចំនួននៃការប៉ះ: 127
ប្រភេទមេគុណ៖ អាចផ្ទុកឡើងវិញបាន។
មេគុណទទឹងប៊ីត៖ ១៦ (ចុះហត្ថលេខា)
ទទឹងប៊ីតទិន្នន័យ៖ ១៦ (ចុះហត្ថលេខា)
រចនាសម្ព័ន្ធតម្រង៖ ផ្លាស់ប្តូរដោយស៊ីមេទ្រី

2.4.6 CoreFFT

នេះ។ CoreFFT IP ត្រូវបានប្រើសម្រាប់បង្កើតវិសាលគមប្រេកង់នៃទិន្នន័យដែលបានត្រង។ CoreFFT ការកំណត់រចនាសម្ព័ន្ធ IP មានដូចខាងក្រោម៖

ស្ថាបត្យកម្ម FFT: នៅនឹងកន្លែង
ប្រភេទ FFT៖ បញ្ជូនបន្ត
ការធ្វើមាត្រដ្ឋាន FFT៖ តាមលក្ខខណ្ឌ
FFT Transform Size: 256
ទទឹង៖ ៣

2.4.7 SYSRESET

នេះ។ SYSRESET IP ផ្តល់ថាមពលនៅលើសញ្ញាកំណត់ឡើងវិញ។

2.4.8 OSC

នេះ។ OSC IP ត្រូវបានកំណត់រចនាសម្ព័ន្ធជា RC oscillator ដើម្បីផ្តល់សញ្ញា 50 MHz ដល់សៀគ្វីកំណត់នាឡិកា (CCC)។

2.4.9 RTG4FCCCECALIB_C0

RTG4FCCCECALIB_C0 IP ត្រូវបានកំណត់រចនាសម្ព័ន្ធដើម្បីផ្តល់សញ្ញានាឡិកា 100 MHz ។ សម្រាប់ការអនុវត្តការរចនាឆ្លាតវៃលម្អិត និងការសង្ខេបការប្រើប្រាស់ធនធាន សូមមើលឧបសម្ព័ន្ធទី 3៖ ការអនុវត្ត SmartDesign ទំព័រ 29 លំហូរសាកល្បង។

2.5 សង្ខេបការប្រើប្រាស់ធនធាន

តារាងខាងក្រោមបង្ហាញពីការសង្ខេបការប្រើប្រាស់នៃការប្រើប្រាស់ធនធានការរចនាតម្រង DSP FIR ។

តារាងទី 3 • DSP FIR Filter Demo សង្ខេបការប្រើប្រាស់ធនធាន

ប្រភេទ	ប្រើ	សរុប	ភេនសិនtage
4LUT	5497	151824	3.62
DFF	8621	151824	5.68
RAM 64x18	0	210	0
RAM1Kx18	12	209	5.74
MACC	68	462	14.72

តារាងខាងក្រោមបង្ហាញពីការសង្ខេបការប្រើប្រាស់ប្លុក MACC ។

តារាងទី 4 • MACC Blocks សង្ខេបការប្រើប្រាស់

CoreFIR	CoreFFT	សរុប
64	04	68

តារាងខាងក្រោមបង្ហាញពីការសង្ខេបការប្រើប្រាស់។ នៃ RAM1Kx18 ប្លុក។

តារាងទី 5 • RAM 1Kx18 Blocks សង្ខេបការប្រើប្រាស់

CoreFIR	CoreFFT	ក្រណាត់ទ្រនាប់	សរុប
0	7	5	12

2.6 រចនាសម្ព័ន្ធនាឡិកា

នៅក្នុងការរចនាសាកល្បងនេះ មានដែននាឡិកាតែមួយប៉ុណ្ណោះ។ 50 MHz RC oscillator ត្រូវបានភ្ជាប់ទៅប្លុក RTG4FCCCECALIB ដែលបង្កើតនាឡិកា 100 MHz ។

រូបភាពទី 4 • រចនាសម្ព័ន្ធនាឡិកា

រចនាសម្ព័ន្ធនាឡិកា

2.7 កំណត់រចនាសម្ព័ន្ធឡើងវិញ

នៅក្នុងការរចនាសាកល្បងនេះ សញ្ញាកំណត់ឡើងវិញត្រូវបានបង្កើតដោយប្រើម៉ូឌុល SYSRESET ដែលបន្ទាប់មកត្រូវបានធ្វើសមកាលកម្មដោយប្រើប្លុក RTG4FCCCECALIB ។

រូបភាពទី 5 • កំណត់រចនាសម្ព័ន្ធឡើងវិញ

កំណត់រចនាសម្ព័ន្ធឡើងវិញ

2.8 ការដំឡើងការរចនាសាកល្បង

2.8.1 ការដំឡើងផ្នែករឹង

ជំហានខាងក្រោមពិពណ៌នាអំពីរបៀបដំឡើងការបង្ហាញផ្នែករឹង៖

1. ត្រូវប្រាកដថាបន្ទះត្រូវបានថាមពល បិទ ដោយប្រើ SW6 ប្តូរ។
2. ភ្ជាប់ jumpers នៅលើ RTG4 Development Kit board ដូចដែលបានបង្ហាញក្នុងតារាងខាងក្រោម។

តារាងទី 6 • RTG4 Development Kit Jumper Settings

អ្នកលោត	ទីតាំង	គោលបំណង	ការកំណត់
J16	ខាងលើ SW3	ជ្រើសរើស VDD core voltage	2-3 បានដំឡើង
J17	ខាងក្រោម J9 ឧបករណ៍ភ្ជាប់ AC	ជ្រើសរើស SW6 ការបញ្ចូលឬសញ្ញា ENABLE_FT4232 ពី FT4232H បន្ទះសៀគ្វី	1-2 បានដំឡើង
J19	ខាងក្រោម J9 ឧបករណ៍ភ្ជាប់ AC		1-2 បានដំឡើង
J21	នៅខាងស្ដាំនៃធនាគារប្តូរទម្លាក់	ធនាគារ 7 ផ្គត់ផ្គង់វ៉ុលtage	1-2 បានដំឡើង
J23	នៅខាងស្តាំនៃបឋមកថាកម្មវិធី FlashPro4		1-2 បានដំឡើង
J26	ខាងក្រោមបឋមកថា ETM Trace	ធនាគារ 2 ផ្គត់ផ្គង់វ៉ុលtage	1-2 បានដំឡើង
J28	នៅក្រោមធនាគារប្តូរទម្លាក់		1-2 បានដំឡើង
J32	នៅខាងឆ្វេងឧបករណ៍ភ្ជាប់ FMC (HPC1)	បើកដំណើរការ FlashPro5 សម្រាប់ការសរសេរកម្មវិធី	2-3 បានដំឡើង
J33	ខាងក្រោមបឋមកថាកម្មវិធី FlashPro4		1-2 បានដំឡើង 3-4 បានដំឡើង

3. ភ្ជាប់ការផ្គត់ផ្គង់ថាមពលទៅនឹង J9 ឧបករណ៍ភ្ជាប់, បើកកុងតាក់ផ្គត់ផ្គង់ថាមពល, SW6.
4. ភ្ជាប់រន្ធ USB របស់ម៉ាស៊ីន PC ទៅនឹង J47 ឧបករណ៍ភ្ជាប់ USB នៅលើបន្ទះឧបករណ៍អភិវឌ្ឍន៍ RTG4 ដោយប្រើខ្សែ USB Mini-B ។

រូបខាងក្រោមបង្ហាញពីការដំឡើងក្តារសម្រាប់ដំណើរការការបង្ហាញ FIR Filter DSP នៅលើ RTG4 Development Kit។

រូបភាពទី 6 • ការដំឡើងឧបករណ៍សាកល្បង RTG4 DSP FIR Filter Demo

សៀគ្វីនិយតករ VDD
សៀគ្វីនិយតករ 3.3 V
បំបាត់កំហុស LEDs
ឧបករណ៍ភ្ជាប់ HPC2-FMC
SPI1 Flash
កំណត់កុងតាក់ឡើងវិញ
ឧបករណ៍ភ្ជាប់នំប៉័ង
បឋមកថា RVI
សៀគ្វីនិយតករ 5 V
ប្រភពផ្គត់ផ្គង់ថាមពល 12 V
ការបិទ / បើក
JTAG ក្បាលកម្មវិធី
ឧបករណ៍ភ្ជាប់ HPC1-FMC
អង្គចងចាំ FDDR0-DDR3
បឋមកថាបំបាត់កំហុស ETM Trace
SERDES_PCIe5 SMA Tx/Rx Pairs
SERDES_PCIe5 SMA នាឡិកាយោង
ឧបករណ៍ RTG4™
អង្គចងចាំ FDDR1-DDR3
x4 ឧបករណ៍ភ្ជាប់ PCIe Edge
Marvell PHY
ប្តូរ DIP
ស្ថានីយ USB-UART
FT4232 បឋមកថា
ឧបករណ៍ភ្ជាប់អ៊ីសឺរណិត RJ10 100/1000/45
កុងតាក់បំបាត់កំហុស
សៀគ្វីវាស់ថាមពល

5. ត្រូវប្រាកដថាកម្មវិធីបញ្ជាស្ពាន USB ទៅ UART ត្រូវបានរកឃើញដោយស្វ័យប្រវត្តិ។ នេះអាចត្រូវបានផ្ទៀងផ្ទាត់នៅក្នុង កម្មវិធីគ្រប់គ្រងឧបករណ៍ នៃម៉ាស៊ីនកុំព្យូទ័រ។ រូបខាងក្រោមបង្ហាញពីលក្ខណៈសម្បត្តិរន្ធ USB 2.0 Serial និងការភ្ជាប់ COM6 និង កម្មវិធីបំលែង USB ស៊េរី C.

រូបភាពទី 7 • USB to UART Bridge Drivers

6. ប្រសិនបើកម្មវិធីបញ្ជាស្ពាន USB ទៅ UART មិនត្រូវបានដំឡើង សូមទាញយក និងដំឡើងកម្មវិធីបញ្ជាពី www.microsemi.com//documents/CDM_2.08.24_WHQL_Certified.zip.

2.8.2 ការសរសេរកម្មវិធីឧបករណ៍

ដើម្បីរៀបចំកម្មវិធី RTG4 Development Kit ជាមួយនឹងការងារ file ផ្តល់ជូនជាផ្នែកមួយនៃការរចនា fileដោយប្រើកម្មវិធី FlashPro Express សូមមើលឧបសម្ព័ន្ធទី 1៖ ការសរសេរកម្មវិធីឧបករណ៍ដោយប្រើ FlashPro Express ទំព័រ 25 ។

2.8.3 DSP FIR Demo GUI

ការបង្ហាញ DSP FIR ត្រូវបានផ្តល់ជូនជាមួយ GUI ដែលងាយស្រួលប្រើ ដែលដំណើរការលើម៉ាស៊ីនកុំព្យូទ័រ ដែលទំនាក់ទំនងជាមួយ RTG4 Development Kit។ UART ត្រូវបានប្រើជាពិធីការទំនាក់ទំនងរវាងម៉ាស៊ីនកុំព្យូទ័រ និងឧបករណ៍អភិវឌ្ឍន៍ RTG4 ។ រូបខាងក្រោមបង្ហាញពី DSP FIR demo GUI ។

រូបភាពទី 8 • DSP FIR Demo Window

ផ្ទាំងបង្ហាញ DSP FIR មានផ្ទាំងខាងក្រោម៖

ប៉ារ៉ាម៉ែត្របញ្ចូល៖ ការបង្កើតតម្រង និងការបង្កើតសញ្ញា
តម្រងបញ្ចូល៖ គូសសញ្ញាបញ្ចូល និងវិសាលគមប្រេកង់របស់វា។
លទ្ធផលតម្រង៖ គូសសញ្ញាទិន្នផល និងវិសាលគមប្រេកង់របស់វា។
អត្ថបទ Viewer: បង្ហាញមេគុណ សញ្ញាបញ្ចូល សញ្ញាទិន្នផល និងតម្លៃទិន្នន័យ FFT

2.9 កំពុងដំណើរការការរចនាសាកល្បង

ជំហានខាងក្រោមពិពណ៌នាអំពីរបៀបដំណើរការការរចនាសាកល្បង៖

ដើម្បីដំណើរការការបង្ហាញ៖

1. បើកដំណើរការ DSP FIR Demo GUI ដែលអាចប្រតិបត្តិបាន។ file មាននៅក្នុងការរចនា fileស. (\rtg4_dg0630_df\GUI\RTG4_FIR_Filter.exe) ។
2. បង្អួចបង្ហាញ FIR Filter Demo ត្រូវបានបង្ហាញ ដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 9 • ការកំណត់រចនាសម្ព័ន្ធច្រកសៀរៀល

3. ការកំណត់រចនាសម្ព័ន្ធច្រកសៀរៀល៖ ចុច ភ្ជាប់លេខច្រក COM ត្រូវបានរកឃើញដោយស្វ័យប្រវត្តិ ហើយអត្រា baud ត្រូវបានជួសជុលនៅ 115200 ដូចបង្ហាញក្នុងរូបមុន។
4. ជំនាន់តម្រង៖ ជម្រើសពីរត្រូវបានផ្តល់ជូនសម្រាប់ការបង្កើតមេគុណតម្រង៖

បង្កើតមេគុណដោយប្រើ MATLAB ឬឧបករណ៍ស្រដៀងគ្នាណាមួយ ហើយរក្សាទុកវាជាអត្ថបទ file.
សូមមើលឧបសម្ព័ន្ធទី ៤៖ អត្ថបទមេគុណ File ទម្រង់ ទំព័រ 30 សម្រាប់ទម្រង់អត្ថបទ file. GUI អាចត្រូវបានប្រើដើម្បីរុករក និងផ្ទុកវា។ file ដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 10 • ជំនាន់តម្រង – 1

បង្កើតមេគុណតម្រងដោយប្រើ GUI ដូចបានផ្ដល់ជូនខាងក្រោម៖
ប៉ារ៉ាម៉ែត្រខាងក្រោមត្រូវបានទាមទារដើម្បីបង្កើតមេគុណតម្រងដូចបង្ហាញក្នុងរូបខាងក្រោម។
• ប្រភេទតម្រង៖ Low-pass(Low-pass/High-pass/Band-pass/Band-reject filter)
• តម្រងបង្អួច៖ Blackman (Blackman/Hamming window)
• ប្រេកង់កាត់ទាប៖ បានបិទសម្រាប់តម្រង Low-pass ត្រូវបានទាមទារ (ប្រេកង់កាត់ខ្ពស់ត្រូវបានបិទសម្រាប់ High-pass filter)
• ប្រេកង់កាត់ខ្ពស់៖ 20 MHz
• ត្រងប៉ះ៖ 127 (ជួសជុល)
ចុច បង្កើតតម្រង ដើម្បីបង្កើតមេគុណតម្រង។

រូបភាពទី 11 • ជំនាន់តម្រង – 2

ក្រាហ្វក្រោយជំនាន់ដែលទទួលបានជោគជ័យនៃមេគុណតម្រង ការឆ្លើយតបតម្រង និងផែនការមេគុណតម្រងត្រូវបានបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 12 • Filter Response and Filter Coefficient Plot

5. ការបង្កើតសញ្ញា៖

Sampលីងហ្វ្រេកង់៖ 100 MHz (ថេរ)
លេខ Samples: 1024 (ជួសជុល)
ប្រេកង់បញ្ចូល 1៖ បញ្ចូលប្រេកង់សញ្ញានៅក្នុងតំបន់ Pass-band ។ សម្រាប់អតីតample, 1 MHz ត្រូវបានកំណត់ទៅប្រេកង់កាត់ខ្ពស់។
ប្រេកង់បញ្ចូល 2៖ បញ្ចូលប្រេកង់សញ្ញានៅក្នុងតំបន់ Stop-band ។ សម្រាប់អតីតample, ប្រេកង់កាត់ខ្ពស់ត្រូវបានកំណត់ទៅ Sampប្រេកង់លីង / ២
ចុច បង្កើតសញ្ញា ដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 13 • ការបង្កើតសញ្ញា

សញ្ញាបញ្ចូល និងវិសាលគមប្រេកង់នៃសញ្ញាដែលបានបញ្ជាក់ត្រូវបានបង្ហាញ ដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 14 • Input Signal and Input Signal FFT Plot

6. ដើម្បីកំណត់រចនាសម្ព័ន្ធប្រេកង់បញ្ចូល និងមេគុណ ចុច ចាប់ផ្តើមដូចដែលបានបង្ហាញក្នុងរូបខាងក្រោម។ វាបញ្ជូនទិន្នន័យបញ្ចូល (1 K samples) និងមេគុណតម្រងទៅឧបករណ៍ RTG4 សម្រាប់ដំណើរការប្រតិបត្តិការតម្រង។

រូបភាពទី 15 • ការបង្ហាញតម្រង DSP FIR – ចាប់ផ្តើម

បន្ទាប់ពីបញ្ចប់ប្រតិបត្តិការតម្រងដោយឧបករណ៍ RTG4 GUI គ្រោងទិន្នន័យដែលបានត្រង និងទិន្នន័យ FFT នៅលើបង្អួចលទ្ធផលតម្រងដូចបានបង្ហាញក្នុងរូបខាងក្រោម។ ចាប់តាំងពីជម្រើស Low-pass filter ត្រូវបានជ្រើសរើស សមាសធាតុប្រេកង់ខ្ពស់ត្រូវបានបង្ក្រាប ខណៈដែលសញ្ញាប្រេកង់ទាបត្រូវបានរក្សាទុក។ នេះអាចត្រូវបានគេសង្កេតឃើញនៅក្នុងវិសាលគមប្រេកង់នៃសញ្ញាទិន្នផល។

រូបភាពទី 16 • Filtered Signal: Time and Frequency Plant

7. ចុចកណ្ដុរស្ដាំលើបង្អួច វាបង្ហាញជម្រើសផ្សេងៗដូចបង្ហាញក្នុងរូបខាងក្រោម។ ទិន្នន័យអាចត្រូវបានចម្លង រក្សាទុក និងនាំចេញទៅគ្រោង CSV សម្រាប់គោលបំណងវិភាគ។ ការកំណត់ទំព័រ បោះពុម្ព បង្ហាញតម្លៃចំណុច ពង្រីក និងកំណត់មាត្រដ្ឋានត្រូវបានកំណត់ទៅជាលំនាំដើម។

រូបភាពទី 17 • សញ្ញាត្រង៖ ជម្រើស GUI

8. មេគុណតម្រង សញ្ញាបញ្ចូល សញ្ញាទិន្នផល និងតម្លៃទិន្នន័យលទ្ធផល FFT អាចជា viewed នៅក្នុង អត្ថបទ viewer.
9. ចុច អត្ថបទ Viewer ហើយចុចលើពាក្យដែលត្រូវគ្នា។ Viewដូចដែលបានបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 18 • អត្ថបទ Viewer

តម្លៃអាចត្រូវបានគេសង្កេតឃើញដូចបានបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 19 • អត្ថបទ Viewer: តម្លៃមេគុណតម្រង

10. ដើម្បីរក្សាទុកមេគុណជាអត្ថបទ fileចុចកណ្ដុរស្ដាំលើ មេគុណតម្រង បង្អួច វាបង្ហាញជម្រើសផ្សេងៗ ដូចបង្ហាញក្នុងរូបខាងក្រោម។
11. ចុច រក្សាទុក. ជ្រើសរើស OK ដើម្បីរក្សាទុកអត្ថបទ file.

រូបភាពទី 20 • អត្ថបទ Viewer: មេគុណរក្សាទុកជម្រើស

12. ចុច ចេញ ដើម្បីបញ្ឈប់ការបង្ហាញដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 21 • FIR Filter Demo៖ ចេញ

2.10 សេចក្តីសន្និដ្ឋាន

ការបង្ហាញនេះបង្ហាញពីលក្ខណៈពិសេសរបស់ឧបករណ៍ RTG4 រួមទាំង Mathblocks និង LSRAMS សម្រាប់កម្មវិធីជាក់លាក់ DSP និងផ្តល់ព័ត៌មានអំពីរបៀបប្រើប្រាស់ Microsemi DSP IP cores (CoreFIR និង CoreFFT)។ ការបង្ហាញដែលមានមូលដ្ឋានលើ FIR Filter GUI នេះមានភាពងាយស្រួលក្នុងការប្រើប្រាស់ និងផ្តល់នូវជម្រើសជាច្រើនដើម្បីយល់ និងអនុវត្តតម្រង DSP នៅលើឧបករណ៍ RTG4 ។

3 ឧបសម្ព័ន្ធទី 1៖ ការសរសេរកម្មវិធីឧបករណ៍ដោយប្រើ FlashPro Express

ផ្នែកនេះពិពណ៌នាអំពីរបៀបសរសេរកម្មវិធីឧបករណ៍ RTG4 ជាមួយនឹងការងារសរសេរកម្មវិធី file ដោយប្រើ FlashPro Express ។

ដើម្បីដាក់កម្មវិធីឧបករណ៍ សូមអនុវត្តជំហានខាងក្រោម៖

1. សូមប្រាកដថាការកំណត់ jumper នៅលើក្តារគឺដូចគ្នាទៅនឹងអ្វីដែលបានរាយក្នុង តារាងទី 3 នៃ UG0617៖ ការណែនាំអ្នកប្រើប្រាស់កញ្ចប់អភិវឌ្ឍន៍ RTG4.
2. ជាជម្រើស jumper J32 អាចត្រូវបានកំណត់ដើម្បីភ្ជាប់ម្ជុល 2-3 នៅពេលប្រើកម្មវិធី FlashPro4, FlashPro5 ឬ FlashPro6 ខាងក្រៅជំនួសឱ្យការកំណត់ jumper លំនាំដើមដើម្បីប្រើ FlashPro5 ដែលបានបង្កប់។

ចំណាំ៖ កុងតាក់ផ្គត់ផ្គង់ថាមពល, SW6 ត្រូវតែប្តូរ បិទ ខណៈពេលដែលបង្កើតការតភ្ជាប់ jumper ។

3. ភ្ជាប់ខ្សែផ្គត់ផ្គង់ថាមពលទៅក J9 ឧបករណ៍ភ្ជាប់នៅលើក្តារ។
4. ថាមពល ON កុងតាក់ផ្គត់ផ្គង់ថាមពល SW6.
5. ប្រសិនបើប្រើ FlashPro5 ដែលបានបង្កប់ សូមភ្ជាប់ខ្សែ USB ទៅឧបករណ៍ភ្ជាប់ J47 និងម៉ាស៊ីនកុំព្យូទ័រ។
ម៉្យាងទៀត ប្រសិនបើប្រើអ្នកសរសេរកម្មវិធីខាងក្រៅ សូមភ្ជាប់ខ្សែ ribbon ទៅ JTAG ក្បាល J22 ហើយភ្ជាប់អ្នកសរសេរកម្មវិធីទៅម៉ាស៊ីនកុំព្យូទ័រ។
6. នៅលើម៉ាស៊ីនកុំព្យូទ័រ សូមបើកដំណើរការ FlashPro Express កម្មវិធី។
7. ចុច ថ្មី។ ឬជ្រើសរើស គម្រោងការងារថ្មីពី FlashPro Express Job ពី គម្រោង menu ដើម្បីបង្កើតគម្រោងការងារថ្មី ដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 22 • គម្រោងការងារ FlashPro Express

8. បញ្ចូលដូចខាងក្រោមនៅក្នុង គម្រោងការងារថ្មី។ ពី FlashPro Express Job ប្រអប់ប្រអប់៖

ការងារសរសេរកម្មវិធី file: ចុច រុករកហើយរុករកទៅទីតាំងដែល .job file មានទីតាំងនៅហើយជ្រើសរើស file. ទីតាំងលំនាំដើមគឺ៖
\rtg4_dg0630_df\Programming_Job

ទីតាំងគម្រោងការងារ FlashPro Express៖ ចុច រុករក ហើយរុករកទៅទីតាំងគម្រោង FlashPro Express ដែលចង់បាន។

រូបភាពទី 23 • គម្រោងការងារថ្មីពី FlashPro Express Job

9. ចុច OK. ការសរសេរកម្មវិធីដែលត្រូវការ file ត្រូវបានជ្រើសរើស និងត្រៀមខ្លួនជាស្រេចដើម្បីដាក់កម្មវិធីនៅក្នុងឧបករណ៍។
10. បង្អួច FlashPro Express លេចឡើងដូចបានបង្ហាញក្នុងរូបខាងក្រោម។ បញ្ជាក់ថាលេខអ្នកសរសេរកម្មវិធីបង្ហាញក្នុងវាលអ្នកសរសេរកម្មវិធី។ ប្រសិនបើវាមិនដំណើរការទេ បញ្ជាក់ការភ្ជាប់បន្ទះ ហើយចុច ធ្វើឱ្យស្រស់/ស្កេនឡើងវិញ អ្នកសរសេរកម្មវិធី។

រូបភាពទី 24 • ការសរសេរកម្មវិធីឧបករណ៍

11. ចុច រត់. នៅពេលដែលឧបករណ៍ត្រូវបានកម្មវិធីដោយជោគជ័យ ក រត់ឆ្លងកាត់ ស្ថានភាពត្រូវបានបង្ហាញដូចបង្ហាញក្នុងរូបខាងក្រោម។

រូបភាពទី 25 • FlashPro Express—ដំណើរការឆ្លងកាត់

12. បិទ FlashPro Express ឬចុច ចេញ នៅក្នុងផ្ទាំងគម្រោង។

4 ឧបសម្ព័ន្ធទី 2៖ ដំណើរការស្គ្រីប TCL

ស្គ្រីប TCL ត្រូវបានផ្តល់ជូននៅក្នុងការរចនា files folder នៅក្រោមថត TCL_Scripts ។ ប្រសិនបើចាំបាច់ លំហូរនៃការរចនាអាចត្រូវបានផលិតឡើងវិញពីការអនុវត្តការរចនារហូតដល់ជំនាន់នៃការងារ file.

ដើម្បីដំណើរការ TCL សូមអនុវត្តតាមជំហានខាងក្រោម៖

បើកដំណើរការកម្មវិធី Libero
ជ្រើសរើស គម្រោង > ប្រតិបត្តិស្គ្រីប…។
ចុចរកមើល ហើយជ្រើសរើស script.tcl ពីថត TCL_Scripts ដែលបានទាញយក។
ចុច រត់.

បន្ទាប់ពីការប្រតិបត្តិដោយជោគជ័យនៃស្គ្រីប TCL គម្រោង Libero ត្រូវបានបង្កើតនៅក្នុងថត TCL_Scripts ។

សម្រាប់ព័ត៌មានបន្ថែមអំពីស្គ្រីប TCL សូមមើល rtg4_dg0630_df/TCL_Scripts/readme.txt.

យោងទៅ មគ្គុទ្ទេសក៍យោងពាក្យបញ្ជា Libero® SoC TCL សម្រាប់ព័ត៌មានលម្អិតអំពីពាក្យបញ្ជា TCL ។ ទាក់ទងផ្នែកជំនួយបច្ចេកទេសសម្រាប់សំណួរណាមួយដែលបានជួបប្រទះនៅពេលដំណើរការស្គ្រីប TCL ។

5 ឧបសម្ព័ន្ធទី 3៖ ការអនុវត្ត SmartDesign

រូបខាងក្រោមបង្ហាញពីតម្រង DSP FIR SmartDesign ។

រូបភាពទី 26 • DSP FIR Filter SmartDesign

រូបខាងក្រោមបង្ហាញពីប្លុក SmartDesign នៅក្នុង DSP FIR Filter។

តារាងទី 7 • DSP FIR Filter Demo SmartDesign Blocks និងការពិពណ៌នា

ស	ឈ្មោះប្លុក	ការពិពណ៌នា
1	DATA_HANDLE_0	ដោះស្រាយការទំនាក់ទំនងរវាងម៉ាស៊ីនកុំព្យូទ័រ និងបន្ទះឧបករណ៍អភិវឌ្ឍន៍ RTG4
2	FILTERCONTROL_FSM_0	តក្កវិជ្ជាគ្រប់គ្រងដើម្បីបង្កើតសញ្ញាបញ្ជាសម្រាប់ប្រតិបត្តិការ FIR និង FFT
3	Coef_Buff IP	IP សម្រាប់បណ្តុំមេគុណតម្រង
4	FIR_IN_Buff	IP សម្រាប់សតិបណ្ដោះអាសន្នទិន្នន័យបញ្ចូល FIR
	FIR_OUT_Buff	IP សម្រាប់សតិបណ្ដោះអាសន្នទិន្នន័យសញ្ញាទិន្នផល FIR
	FFT_Re_Buff	IP សម្រាប់ទិន្នផលទិន្នន័យពិតរបស់ FIR សតិបណ្ដោះអាសន្ន
	FFT_Im_Buff	IP សម្រាប់ទិន្នផលទិន្នន័យ FIR សតិបណ្ដោះអាសន្ន
5	COREFIR_0	COREFIR IP
6	COREFFT_0	COREFFT IP
7	SYSRESET_0	កំណត់ IP ឡើងវិញ
8	OSC_0	Oscillator IP
9	RTG4FCCCECALIB_C0	IP សៀគ្វីលក្ខខណ្ឌនាឡិកា

6 ឧបសម្ព័ន្ធទី 4៖ អត្ថបទមេគុណ File ទម្រង់

មេគុណតម្រង FIR អាចត្រូវបានផ្ទុកពីអត្ថបទ ASCII file (*.txt) បង្កើតមេគុណ file ដោយប្រើកម្មវិធីនិពន្ធអត្ថបទ។ ទម្រង់នៃអត្ថបទ file គួរតែដូចបង្ហាញក្នុងរូបខាងក្រោម។ តម្លៃមេគុណត្រូវតែបញ្ចូលជាចំនួនគត់។ សម្រាប់តម្រងស៊ីមេទ្រី ឬប្រឆាំងស៊ីមេទ្រី មានតែពាក់កណ្តាលនៃមេគុណដែលត្រូវបានរាយក្នុងបញ្ជី file (នេះអនុវត្តចំពោះប្រភេទ Fully Enumerated តែប៉ុណ្ណោះ)។ តម្លៃមេគុណតែមួយក្នុងមួយជួរត្រូវបានអនុញ្ញាត។ បន្ទាត់ទទេបន្ថែមត្រូវតែដាក់បន្ទាប់ពីមេគុណចុងក្រោយនៃសំណុំចុងក្រោយ។

រូបភាពទី 27 • មេគុណ File Example – 9 taps តម្លៃទសភាគ

Microsemi Proprietary DG0630 ការកែប្រែ 7.0

ឯកសារ/ធនធាន

Microsemi DG0630 មគ្គុទ្ទេសក៍សាកល្បង RTG4 FPGA DSP FIR តម្រង [pdf] ការណែនាំអ្នកប្រើប្រាស់
មគ្គុទ្ទេសក៍សាកល្បង RTG0630 FPGA DSP FIR Filter, DG4, មគ្គុទ្ទេសក៍សាកល្បង RTG0630 FPGA DSP FIR Filter, FPGA DSP FIR Filter, តម្រង FIR

ឯកសារយោង

សៀវភៅណែនាំអ្នកប្រើប្រាស់

DG0630

ការណែនាំអំពីការបង្ហាញ តម្រង RTG4 FPGA DSP FIR