ការណែនាំអ្នកប្រើប្រាស់ GPIO Intel® FPGA IP

---

ឧបករណ៍ Intel® Arria® 10 និង Intel® Cyclone® 10 GX

បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus® Prime Design Suite៖ 21.2
កំណែ IP៖ 20.0.0

កំណែអនឡាញ                                                               លេខសម្គាល់៖ 683136
ផ្ញើមតិកែលម្អ             ug-altera_gpio            កំណែ៖ 2021.07.15

---

ស្នូល GPIO Intel® FPGA IP គាំទ្រមុខងារ និងសមាសធាតុនៃគោលបំណងទូទៅ I/O (GPIO) ។ អ្នកអាចប្រើ GPIOs នៅក្នុងកម្មវិធីទូទៅដែលមិនជាក់លាក់ចំពោះឧបករណ៍បញ្ជូន ចំណុចប្រទាក់អង្គចងចាំ ឬ LVDS ។

ស្នូល GPIO IP មានសម្រាប់តែឧបករណ៍ Intel Arria® 10 និង Intel Cyclone® 10 GX ប៉ុណ្ណោះ។ ប្រសិនបើអ្នកកំពុងផ្លាស់ប្តូរការរចនាពីឧបករណ៍ Stratix® V, Arria V ឬ Cyclone V អ្នកត្រូវតែផ្លាស់ប្តូរ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ឬ ALTIOBUF IP cores។

ព័ត៌មានពាក់ព័ន្ធ

• លំហូរផ្ទេរ IP សម្រាប់ឧបករណ៍ Arria V, Cyclone V និង Stratix V នៅទំព័រ 22
• ការណែនាំអំពីការអនុវត្ត Intel Stratix 10 I/O
  ផ្តល់ការណែនាំអ្នកប្រើប្រាស់ស្នូល GPIOIP សម្រាប់ឧបករណ៍ Intel Stratix 10 ។
• ការណែនាំអំពី Intel FPGA IP Cores
  ផ្តល់ព័ត៌មានទូទៅអំពីស្នូល IP របស់ Intel FPGA ទាំងអស់ រួមទាំងការកំណត់ ការបង្កើត ធ្វើឱ្យប្រសើរឡើង និងការក្លែងធ្វើស្នូល IP ។
• បង្កើត Version-Independent IP និង Qsys Simulation Scripts
  បង្កើតស្គ្រីបក្លែងធ្វើដែលមិនត្រូវការការធ្វើបច្ចុប្បន្នភាពដោយដៃសម្រាប់ការអាប់ដេតកម្មវិធី ឬកំណែ IP ។
• ការអនុវត្តល្អបំផុតនៃការគ្រប់គ្រងគម្រោង
  គោលការណ៍ណែនាំសម្រាប់ការគ្រប់គ្រងប្រកបដោយប្រសិទ្ធភាព និងការចល័តនៃគម្រោង និង IP របស់អ្នក។ files.
• បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP នៅទំព័រ 24
  ផ្តល់បញ្ជីការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែមុននៃស្នូល GPIO IP ។
• អត្រាទិន្នន័យទ្វេរដង I/O (ALTDDIO_IN, ALTDDIO_OUT, និង ALTDDIO_BIDIR) IP Cores ការណែនាំអ្នកប្រើប្រាស់
• I/O Buffer (ALTIOBUF) មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ស្នូល IP

ចេញផ្សាយព័ត៌មានសម្រាប់ GPIO Intel FPGA IP

កំណែ Intel FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus® Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុង Intel Quartus Prime Design Suite កំណែ 19.2, Intel FPGA IP មានគ្រោងការណ៍កំណែថ្មី។

---

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ISO 9001:2015 បានចុះឈ្មោះ

លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖

• X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
• Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
• Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។

តារាង 1. GPIO Intel FPGA IP Core ព័ត៌មានចេញផ្សាយបច្ចុប្បន្ន

ធាតុ	ការពិពណ៌នា
កំណែ IP	20.0.0
កំណែ Intel Quartus Prime	21.2
កាលបរិច្ឆេទចេញផ្សាយ	2021.06.23

លក្ខណៈពិសេស GPIO Intel FPGA IP

ស្នូល GPIO IP រួមបញ្ចូលលក្ខណៈពិសេសដើម្បីគាំទ្រឧបករណ៍ I/O ប្លុក។ អ្នកអាចប្រើកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Quartus Prime ដើម្បីកំណត់រចនាសម្ព័ន្ធស្នូល GPIO IP ។

ស្នូល GPIO IP ផ្តល់នូវសមាសធាតុទាំងនេះ៖

• ការបញ្ចូល/ទិន្នផលអត្រាទិន្នន័យទ្វេរដង (DDIO) - សមាសធាតុឌីជីថលដែលកើនឡើងទ្វេដង ឬកាត់បន្ថយអត្រាទិន្នន័យនៃបណ្តាញទំនាក់ទំនង។
• ខ្សែសង្វាក់ពន្យាពេល - កំណត់រចនាសម្ព័ន្ធខ្សែសង្វាក់ពន្យារដើម្បីធ្វើការពន្យារពេលជាក់លាក់ និងជួយក្នុងការបិទពេលវេលា I/O ។
• សតិបណ្ដោះអាសន្ន I/O - ភ្ជាប់បន្ទះទៅនឹង FPGA ។

ផ្លូវទិន្នន័យ IP GPIO Intel FPGA

រូបភាពទី 1. កម្រិតខ្ពស់ View នៃ GPIO ចុងតែមួយ

តារាង 2. GPIO IP Core Data Path Modes

ផ្លូវទិន្នន័យ	របៀបចុះឈ្មោះ
	ផ្លូវវាង	ការចុះឈ្មោះសាមញ្ញ	DDR I/O
			អត្រាពេញ	អត្រាពាក់កណ្តាល
បញ្ចូល	ទិន្នន័យ​ចេញ​ពី​ធាតុ​ពន្យារ​ទៅ​ស្នូល ដោយ​រំលង​អត្រា​ទិន្នន័យ​ទ្វេ​ដង​ទាំង​អស់ I/Os (DDIOs)។	DDIO អត្រាពេញដំណើរការជាការចុះឈ្មោះសាមញ្ញ ដោយឆ្លងកាត់ DDIOs ពាក់កណ្តាល។ Fitter ជ្រើសរើសថាតើត្រូវវេចខ្ចប់ការចុះឈ្មោះនៅក្នុង I/O ឬអនុវត្តការចុះឈ្មោះនៅក្នុងស្នូល អាស្រ័យលើតំបន់ និងពេលវេលានៃការដោះដូរ។	DDIO អត្រាពេញដំណើរការជា DDIO ធម្មតា ដោយរំលង DDIOs ពាក់កណ្តាលអត្រា។	DDIO អត្រាពេញដំណើរការជា DDIO ធម្មតា។ DDIOs អត្រាពាក់កណ្តាលបំលែងទិន្នន័យអត្រាពេញទៅជាទិន្នន័យពាក់កណ្តាលអត្រា។
ទិន្នផល	ទិន្នន័យ​ចេញ​ពី​ស្នូល​ត្រង់​ទៅ​ធាតុ​ពន្យារ ដោយ​រំលង DDIO ទាំងអស់។	DDIO អត្រាពេញដំណើរការជាការចុះឈ្មោះសាមញ្ញ ដោយឆ្លងកាត់ DDIOs ពាក់កណ្តាល។ Fitter ជ្រើសរើសថាតើត្រូវវេចខ្ចប់ការចុះឈ្មោះនៅក្នុង I/O ឬអនុវត្តការចុះឈ្មោះនៅក្នុងស្នូល អាស្រ័យលើតំបន់ និងពេលវេលានៃការដោះដូរ។	DDIO អត្រាពេញដំណើរការជា DDIO ធម្មតា ដោយរំលង DDIOs ពាក់កណ្តាលអត្រា។	DDIO អត្រាពេញដំណើរការជា DDIO ធម្មតា។ DDIOs អត្រាពាក់កណ្តាលបំលែងទិន្នន័យអត្រាពេញទៅជាទិន្នន័យពាក់កណ្តាលអត្រា។
ទ្វេទិស	សតិបណ្ដោះ​អាសន្ន​លទ្ធផល​ជំរុញ​ទាំង​ម្ជុល​លទ្ធផល និង​សតិបណ្ដោះអាសន្ន​បញ្ចូល។	DDIO អត្រាពេញដំណើរការជាការចុះឈ្មោះសាមញ្ញ។ សតិបណ្ដោះ​អាសន្ន​លទ្ធផល​ជំរុញ​ទាំង​ម្ជុល​លទ្ធផល និង​សតិបណ្ដោះអាសន្ន​បញ្ចូល។	DDIO អត្រាពេញដំណើរការជា DDIO ធម្មតា។ សតិបណ្ដោះ​អាសន្ន​លទ្ធផល​ជំរុញ​ទាំង​ម្ជុល​លទ្ធផល និង​សតិបណ្ដោះអាសន្ន​បញ្ចូល។ សតិបណ្ដោះ​អាសន្ន​បញ្ចូល​ជំរុញ​សំណុំ​នៃ​ប្រអប់​បត់​បី។	DDIO អត្រាពេញដំណើរការជា DDIO ធម្មតា។ DDIOs អត្រាពាក់កណ្តាលបំលែងទិន្នន័យអត្រាពេញទៅជាអត្រាពាក់កណ្តាល។ សតិបណ្ដោះ​អាសន្ន​លទ្ធផល​ជំរុញ​ទាំង​ម្ជុល​លទ្ធផល និង​សតិបណ្ដោះអាសន្ន​បញ្ចូល។ សតិបណ្ដោះ​អាសន្ន​បញ្ចូល​ជំរុញ​សំណុំ​នៃ​ប្រអប់​បត់​បី។

ប្រសិនបើអ្នកប្រើសញ្ញាច្បាស់លាស់ និងកំណត់ជាមុនអសមកាល DDIO ទាំងអស់ចែករំលែកសញ្ញាដូចគ្នាទាំងនេះ។

DDIO អត្រាពាក់កណ្តាល និងអត្រាពេញ ភ្ជាប់ទៅនាឡិកាដាច់ដោយឡែក។ នៅពេលអ្នកប្រើ DDIO អត្រាពាក់កណ្តាល និងអត្រាពេញ នាឡិកាអត្រាពេញត្រូវតែដំណើរការពីរដងនៃប្រេកង់ពាក់កណ្តាលអត្រា។ អ្នកអាចប្រើទំនាក់ទំនងដំណាក់កាលផ្សេងៗគ្នាដើម្បីបំពេញតាមតម្រូវការពេលវេលា។

ព័ត៌មានពាក់ព័ន្ធ
Input and Output Bus High and Low Bits នៅទំព័រ 12

ផ្លូវបញ្ចូល

បន្ទះបញ្ជូនទិន្នន័យទៅសតិបណ្ដោះអាសន្នបញ្ចូល ហើយសតិបណ្ដោះអាសន្នបញ្ចូលបញ្ចូលធាតុពន្យាពេល។ បន្ទាប់​ពី​ទិន្នន័យ​ទៅ​កាន់​លទ្ធផល​នៃ​ធាតុ​ពន្យារ​នោះ ឧបករណ៍​បំលែង​ពហុគុណ​ដែល​អាច​សរសេរ​កម្មវិធី​បាន​ជ្រើសរើស​លក្ខណៈ​និង​ផ្លូវ​ដែល​ត្រូវ​ប្រើ។ ផ្លូវ​បញ្ចូល​នីមួយៗ​មាន​ពីរtages នៃ DDIOs ដែលជាអត្រាពេញ និងពាក់កណ្តាល។

រូបភាពទី 2. សាមញ្ញ View នៃផ្លូវបញ្ចូល GPIO ចុងតែមួយ

1. បន្ទះទទួលទិន្នន័យ។
2. DDIO IN (1) ចាប់យកទិន្នន័យនៅលើគែមកើនឡើង និងការធ្លាក់ចុះនៃ ck_fr ហើយបញ្ជូនទិន្នន័យ សញ្ញា (A) និង (B) ក្នុងទម្រង់រលកខាងក្រោម តាមអត្រាទិន្នន័យតែមួយ។
3. DDIO IN (2) និង DDIO IN (3) កាត់បន្ថយអត្រាទិន្នន័យពាក់កណ្តាល។
4. dout[3:0] បង្ហាញទិន្នន័យជាឡានក្រុងពាក់កណ្តាលអត្រា។

រូបភាពទី 3. បញ្ចូលផ្លូវរលកក្នុងរបៀប DDIO ជាមួយការបម្លែងពាក់កណ្តាលអត្រា

នៅក្នុងតួលេខនេះ ទិន្នន័យចាប់ពីម៉ោងពេញក្នុងអត្រាទិន្នន័យទ្វេរដង រហូតដល់ម៉ោងពាក់កណ្តាលអត្រាក្នុងអត្រាទិន្នន័យតែមួយ។ អត្រាទិន្នន័យត្រូវបានបែងចែកដោយបួន ហើយទំហំឡានក្រុងត្រូវបានកើនឡើងដោយសមាមាត្រដូចគ្នា។ លំហូរទាំងមូលតាមរយៈស្នូល GPIO IP នៅតែមិនផ្លាស់ប្តូរ។

ទំនាក់ទំនងពេលវេលាពិតប្រាកដរវាងសញ្ញាផ្សេងគ្នាអាចប្រែប្រួលអាស្រ័យលើការរចនាជាក់លាក់ ការពន្យារពេល និងដំណាក់កាលដែលអ្នកជ្រើសរើសសម្រាប់នាឡិកាអត្រាពេញ និងពាក់កណ្តាល។

ចំណាំ៖ ស្នូល GPIO IP មិនគាំទ្រការក្រិតថាមវន្តនៃម្ជុលទ្វេទិសទេ។ សម្រាប់កម្មវិធីដែលទាមទារការក្រិតថាមវន្តនៃម្ជុលទ្វេទិស សូមមើលព័ត៌មានដែលពាក់ព័ន្ធ។

ព័ត៌មានពាក់ព័ន្ធ

• PHY Lite សម្រាប់ចំណុចប្រទាក់ប៉ារ៉ាឡែល Intel FPGA IP Core មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់៖ ឧបករណ៍ Intel Stratix 10, Intel Arria 10 និង Intel Cyclone 10 GX Devices
  ផ្តល់ព័ត៌មានបន្ថែមសម្រាប់កម្មវិធីដែលត្រូវការ OCT ថាមវន្តសម្រាប់ម្ជុលទ្វេទិស។
• លទ្ធផល និងទិន្នផល បើកផ្លូវនៅទំព័រ 7

លទ្ធផលនិងលទ្ធផលបើកផ្លូវ

ធាតុពន្យាពេលទិន្នផលបញ្ជូនទិន្នន័យទៅបន្ទះតាមរយៈសតិបណ្ដោះអាសន្នលទ្ធផល។

ផ្លូវលទ្ធផលនីមួយៗមានពីរ stages នៃ DDIOs ដែលជាអត្រាពាក់កណ្តាល និងអត្រាពេញ។

រូបភាពទី 4. សាមញ្ញ View នៃផ្លូវលទ្ធផល GPIO ចុងតែមួយ

រូបភាពទី 5. Output Path Waveform ក្នុងរបៀប DDIO ជាមួយការបម្លែងពាក់កណ្តាលអត្រា

រូបភាពទី 6. សាមញ្ញ View នៃ Output បើកផ្លូវ

ភាពខុសគ្នារវាងផ្លូវលទ្ធផល និងផ្លូវអនុញ្ញាតលទ្ធផល (OE) គឺថាផ្លូវ OE មិនមាន DDIO អត្រាពេញទេ។ ដើម្បីគាំទ្រការអនុវត្តការចុះឈ្មោះដែលបានវេចខ្ចប់ក្នុងផ្លូវ OE ការចុះឈ្មោះសាមញ្ញដំណើរការជា DDIO អត្រាពេញលេញ។ សម្រាប់ហេតុផលដូចគ្នានេះដែរមានតែ DDIO ពាក់កណ្តាលអត្រាមួយប៉ុណ្ណោះដែលមានវត្តមាន។

ផ្លូវ OE ដំណើរការក្នុងរបៀបមូលដ្ឋានចំនួនបីខាងក្រោម៖

• Bypass—ស្នូលបញ្ជូនទិន្នន័យដោយផ្ទាល់ទៅធាតុពន្យាពេល ដោយឆ្លងកាត់ DDIOs ទាំងអស់។
• ការចុះឈ្មោះដែលបានវេចខ្ចប់ - រំលងពាក់កណ្តាលអត្រា DDIO ។
• ទិន្នផល SDR ក្នុងអត្រាពាក់កណ្តាល - ពាក់កណ្តាលអត្រា DDIOs បំប្លែងទិន្នន័យពីអត្រាពេញទៅអត្រាពាក់កណ្តាល។

ចំណាំ៖ ស្នូល GPIO IP មិនគាំទ្រការក្រិតថាមវន្តនៃម្ជុលទ្វេទិសទេ។ សម្រាប់កម្មវិធីដែលទាមទារការក្រិតថាមវន្តនៃម្ជុលទ្វេទិស សូមមើលព័ត៌មានដែលពាក់ព័ន្ធ។

ព័ត៌មានពាក់ព័ន្ធ

• PHY Lite សម្រាប់ចំណុចប្រទាក់ប៉ារ៉ាឡែល Intel FPGA IP Core មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់៖ ឧបករណ៍ Intel Stratix 10, Intel Arria 10 និង Intel Cyclone 10 GX Devices
  ផ្តល់ព័ត៌មានបន្ថែមសម្រាប់កម្មវិធីដែលត្រូវការ OCT ថាមវន្តសម្រាប់ម្ជុលទ្វេទិស។
• ផ្លូវបញ្ចូលនៅទំព័រទី 5

សញ្ញាចំណុចប្រទាក់ GPIO Intel FPGA IP

អាស្រ័យលើការកំណត់ប៉ារ៉ាម៉ែត្រដែលអ្នកបញ្ជាក់ សញ្ញាចំណុចប្រទាក់ផ្សេងគ្នាអាចរកបានសម្រាប់ស្នូល GPIO IP ។

រូបភាពទី 7. ចំណុចប្រទាក់ស្នូល GPIO IP

រូបភាពទី 8. សញ្ញាចំណុចប្រទាក់ GPIO

តារាងទី 3. បន្ទះសញ្ញាចំណុចប្រទាក់

ចំណុចប្រទាក់បន្ទះគឺជាការភ្ជាប់រាងកាយពីស្នូល GPIO IP ទៅបន្ទះ។ ចំណុចប្រទាក់នេះអាចជាចំណុចប្រទាក់បញ្ចូល ទិន្នផល ឬទ្វេទិស អាស្រ័យលើការកំណត់រចនាសម្ព័ន្ធស្នូល IP ។ នៅក្នុងតារាងនេះ SIZE គឺជាទទឹងទិន្នន័យដែលបានបញ្ជាក់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រស្នូល IP ។

ឈ្មោះសញ្ញា	ទិសដៅ	ការពិពណ៌នា
pad_in[SIZE-1:0]	បញ្ចូល	សញ្ញាបញ្ចូលពីបន្ទះ។
pad_in_b[SIZE-1:0]	បញ្ចូល	ថ្នាំងអវិជ្ជមាននៃសញ្ញាបញ្ចូលឌីផេរ៉ង់ស្យែលពីបន្ទះ។ ច្រកនេះអាចប្រើបានប្រសិនបើអ្នកបើក ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល ជម្រើស។
pad_out [SIZE-1:0]	ទិន្នផល	សញ្ញាទិន្នផលទៅបន្ទះ។
pad_out_b[SIZE-1:0]	ទិន្នផល	ថ្នាំងអវិជ្ជមាននៃសញ្ញាទិន្នផលឌីផេរ៉ង់ស្យែលទៅបន្ទះ។ ច្រកនេះអាចប្រើបានប្រសិនបើអ្នកបើក ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល ជម្រើស។
pad_io[SIZE-1:0]	ទ្វេទិស	ការតភ្ជាប់សញ្ញាទ្វេទិសជាមួយបន្ទះ។
pad_io_b[SIZE-1:0]	ទ្វេទិស	ថ្នាំងអវិជ្ជមាននៃការតភ្ជាប់សញ្ញាទ្វេទិសឌីផេរ៉ង់ស្យែលជាមួយបន្ទះ។ ច្រកនេះអាចប្រើបានប្រសិនបើអ្នកបើក ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល ជម្រើស។

តារាងទី 4. សញ្ញាចំណុចប្រទាក់ទិន្នន័យ

ចំណុចប្រទាក់ទិន្នន័យគឺជាចំណុចប្រទាក់បញ្ចូលឬទិន្នផលពីស្នូល GPIO IP ទៅស្នូល FPGA ។ នៅក្នុងតារាងនេះ SIZE គឺជាទទឹងទិន្នន័យដែលបានបញ្ជាក់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រស្នូល IP ។

ឈ្មោះសញ្ញា	ទិសដៅ	ការពិពណ៌នា
din[DATA_SIZE-1:0]	បញ្ចូល	ការបញ្ចូលទិន្នន័យពីស្នូល FPGA នៅក្នុងទម្រង់ទិន្នផល ឬទ្វេទិស។ DATA_SIZE អាស្រ័យលើរបៀបចុះឈ្មោះ៖ ឆ្លងកាត់ ឬចុះឈ្មោះសាមញ្ញ—DATA_SIZE = SIZE DDIO ដោយគ្មានតក្កវិជ្ជាពាក់កណ្តាលអត្រា—DATA_SIZE = 2 × SIZE DDIO ជាមួយតក្កវិជ្ជាពាក់កណ្តាលអត្រា—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	ទិន្នផល	ទិន្នផលទិន្នន័យទៅស្នូល FPGA នៅក្នុងរបៀបបញ្ចូលឬទ្វេទិស, DATA_SIZE អាស្រ័យលើរបៀបចុះឈ្មោះ៖ ឆ្លងកាត់ ឬចុះឈ្មោះសាមញ្ញ—DATA_SIZE = SIZE DDIO ដោយគ្មានតក្កវិជ្ជាពាក់កណ្តាលអត្រា—DATA_SIZE = 2 × SIZE DDIO ជាមួយតក្កវិជ្ជាពាក់កណ្តាលអត្រា—DATA_SIZE = 4 × SIZE
oe [OE_SIZE-1:0]	បញ្ចូល	ការបញ្ចូល OE ពីស្នូល FPGA នៅក្នុងរបៀបទិន្នផលជាមួយ បើកច្រកបើកដំណើរការលទ្ធផល បានបើក ឬរបៀបទ្វេទិស។ OE មានសកម្មភាពខ្ពស់។ នៅពេលបញ្ជូនទិន្នន័យ សូមកំណត់សញ្ញានេះទៅ 1. នៅពេលទទួលទិន្នន័យ សូមកំណត់សញ្ញានេះជា 0. OE_SIZE អាស្រ័យលើរបៀបចុះឈ្មោះ៖ ឆ្លងកាត់ ឬចុះឈ្មោះសាមញ្ញ—DATA_SIZE = SIZE DDIO ដោយគ្មានតក្កវិជ្ជាពាក់កណ្តាលអត្រា—DATA_SIZE = SIZE DDIO ជាមួយតក្កវិជ្ជាពាក់កណ្តាលអត្រា—DATA_SIZE = 2 × SIZE

តារាង 5. សញ្ញាចំណុចប្រទាក់នាឡិកា

ចំណុចប្រទាក់នាឡិកាគឺជាចំណុចប្រទាក់នាឡិកាបញ្ចូល។ វាមានសញ្ញាផ្សេងៗគ្នា អាស្រ័យលើការកំណត់។ ស្នូល GPIO IP អាចមានលេខសូន្យ មួយ ពីរ ឬបួនបញ្ចូលនាឡិកា។ ច្រកនាឡិកាលេចឡើងខុសគ្នាក្នុងការកំណត់រចនាសម្ព័ន្ធផ្សេងៗគ្នាដើម្បីឆ្លុះបញ្ចាំងពីមុខងារជាក់ស្តែងដែលអនុវត្តដោយសញ្ញានាឡិកា។

ឈ្មោះសញ្ញា	ទិសដៅ	ការពិពណ៌នា
ck	បញ្ចូល	នៅក្នុងផ្លូវបញ្ចូល និងទិន្នផល នាឡិកានេះផ្តល់ការចុះឈ្មោះដែលបានវេចខ្ចប់ ឬ DDIO ប្រសិនបើអ្នកបិទ តក្កវិជ្ជាពាក់កណ្តាលអត្រា ប៉ារ៉ាម៉ែត្រ។ នៅក្នុងរបៀបទ្វេទិស នាឡិកានេះគឺជានាឡិកាតែមួយគត់សម្រាប់ផ្លូវបញ្ចូល និងលទ្ធផល ប្រសិនបើអ្នកបិទ នាឡិកាបញ្ចូល / ទិន្នផលដាច់ដោយឡែក ប៉ារ៉ាម៉ែត្រ។
ck_fr	បញ្ចូល	នៅក្នុងផ្លូវបញ្ចូល និងទិន្នផល នាឡិកាទាំងនេះផ្តល់ DDIO អត្រាពេញ និងពាក់កណ្តាលអត្រា ប្រសិនបើអ្នកបើក តក្កវិជ្ជាពាក់កណ្តាលអត្រា ប៉ារ៉ាម៉ែត្រ។ នៅក្នុងរបៀបទ្វេទិស ផ្លូវបញ្ចូល និងទិន្នផលប្រើនាឡិកាទាំងនេះ ប្រសិនបើអ្នកបិទ នាឡិកាបញ្ចូល / ទិន្នផលដាច់ដោយឡែក ប៉ារ៉ាម៉ែត្រ។
ck_hr
ck_in	បញ្ចូល	នៅក្នុងរបៀបទ្វេទិស នាឡិកាទាំងនេះផ្តល់ការចុះឈ្មោះដែលបានវេចខ្ចប់ ឬ DDIO នៅក្នុងផ្លូវបញ្ចូល និងលទ្ធផល ប្រសិនបើអ្នកបញ្ជាក់ការកំណត់ទាំងពីរនេះ៖ បិទ តក្កវិជ្ជាពាក់កណ្តាលអត្រា ប៉ារ៉ាម៉ែត្រ។ បើក នាឡិកាបញ្ចូល / ទិន្នផលដាច់ដោយឡែក ប៉ារ៉ាម៉ែត្រ។
ck_out
ck_fr_in	បញ្ចូល	នៅក្នុងរបៀបទ្វេទិស នាឡិកាទាំងនេះផ្តល់ DDIOS អត្រាពេញ និងពាក់កណ្តាលអត្រានៅក្នុងផ្លូវបញ្ចូល និងលទ្ធផល ប្រសិនបើអ្នកបញ្ជាក់ការកំណត់ទាំងពីរនេះ បើក តក្កវិជ្ជាពាក់កណ្តាលអត្រា ប៉ារ៉ាម៉ែត្រ។ បើក នាឡិកាបញ្ចូល / ទិន្នផលដាច់ដោយឡែក ប៉ារ៉ាម៉ែត្រ។ សម្រាប់អតីតample, ck_fr_out ផ្តល់ DDIO អត្រាពេញក្នុងផ្លូវលទ្ធផល។
ck_fr_out
ck_hr_in
ck_hr_out
ស៊ីខេ	បញ្ចូល	បើកនាឡិកា។

តារាង 6. សញ្ញាចំណុចប្រទាក់ការបញ្ចប់

ចំណុចប្រទាក់ការបញ្ចប់ភ្ជាប់ស្នូល GPIO IP ទៅអង្គចងចាំ I/O ។

ឈ្មោះសញ្ញា	ទិសដៅ	ការពិពណ៌នា
ការត្រួតពិនិត្យស៊េរី	បញ្ចូល	បញ្ចូលពីប្លុកត្រួតពិនិត្យការបញ្ចប់ (OCT) ទៅសតិបណ្ដោះអាសន្ន។ វាកំណត់តម្លៃ impedance ស៊េរីសតិបណ្ដោះអាសន្ន។
ការត្រួតពិនិត្យប៉ារ៉ាឡែល	បញ្ចូល	បញ្ចូលពីប្លុកត្រួតពិនិត្យការបញ្ចប់ (OCT) ទៅសតិបណ្ដោះអាសន្ន។ វាកំណត់តម្លៃ impedance ប៉ារ៉ាឡែលសតិបណ្ដោះអាសន្ន។

តារាង 7. កំណត់សញ្ញាចំណុចប្រទាក់ឡើងវិញ

ចំណុចប្រទាក់កំណត់ឡើងវិញភ្ជាប់ស្នូល GPIO IP ទៅ DDIOs ។

ឈ្មោះសញ្ញា	ទិសដៅ	ការពិពណ៌នា
sclr	បញ្ចូល	ការបញ្ចូលច្បាស់លាស់សមកាលកម្ម។ មិនអាចប្រើបានទេប្រសិនបើអ្នកបើក sset ។
aclr	បញ្ចូល	ការបញ្ចូលច្បាស់លាស់អសមកាល។ សកម្មខ្ពស់។ មិនអាចប្រើបានទេ ប្រសិនបើអ្នកបើកដំណើរការ asset។
ទ្រព្យសកម្ម	បញ្ចូល	ការបញ្ចូលសំណុំអសមកាល។ សកម្មខ្ពស់។ មិនមានទេប្រសិនបើអ្នកបើក aclr ។
សិត	បញ្ចូល	ការបញ្ចូលសំណុំសមកាលកម្ម។ មិនអាចប្រើបានទេប្រសិនបើអ្នកបើក scr ។

ព័ត៌មានពាក់ព័ន្ធ
Input and Output Bus High and Low Bits នៅទំព័រ 12

សញ្ញាដែលបានចែករំលែក

• ផ្លូវបញ្ចូល ទិន្នផល និង OE ចែករំលែកសញ្ញាច្បាស់លាស់ និងកំណត់ជាមុនដូចគ្នា។
• លទ្ធផល និងផ្លូវ OE ចែករំលែកសញ្ញានាឡិកាដូចគ្នា។

Data Bit-Order សម្រាប់ចំណុចប្រទាក់ទិន្នន័យ

រូបភាពទី 9. Data Bit-Order Convention

តួលេខនេះបង្ហាញពីអនុសញ្ញាលំដាប់ប៊ីតសម្រាប់សញ្ញាទិន្នន័យ din, dout និង oe ។

• ប្រសិនបើតម្លៃទំហំរថយន្តក្រុងទិន្នន័យគឺ SIZE នោះ LSB ស្ថិតនៅទីតាំងខាងស្តាំបំផុត។
• ប្រសិនបើតម្លៃទំហំរថយន្តក្រុងទិន្នន័យគឺ 2 × SIZE នោះរថយន្តក្រុងត្រូវបានបង្កើតឡើងដោយពាក្យពីរនៃ SIZE ។
• ប្រសិនបើទំហំឡានក្រុងទិន្នន័យតម្លៃ 4 × SIZE នោះឡានក្រុងត្រូវបានបង្កើតឡើងដោយពាក្យ SIZE ចំនួនបួន។
• LSB គឺស្ថិតនៅទីតាំងខាងស្តាំបំផុតនៃពាក្យនីមួយៗ។
• ពាក្យដែលត្រឹមត្រូវបំផុតបញ្ជាក់ពាក្យដំបូងដែលចេញសម្រាប់រថយន្តក្រុងទិន្នផល និងពាក្យដំបូងដែលចូលមកសម្រាប់រថយន្តក្រុងបញ្ចូល។

ព័ត៌មានពាក់ព័ន្ធ
ផ្លូវបញ្ចូលនៅទំព័រទី 5

Input and Output Bus ប៊ីតខ្ពស់ និងទាប

ប៊ីតខ្ពស់ និងទាបនៅក្នុងសញ្ញាបញ្ចូល ឬទិន្នផលត្រូវបានរួមបញ្ចូលនៅក្នុង din និង dout input និង output bus។

ឡានក្រុងបញ្ចូល

សម្រាប់ din bus ប្រសិនបើ datain_h និង datain_l ជាប៊ីតខ្ពស់ និងទាប ដោយទទឹងនីមួយៗជា datain_width៖

• datain_h = din[(2 × datain_width – 1): datain_width]
• datain_l = din[(datain_width – 1):0]

សម្រាប់អតីតample, សម្រាប់ din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

ឡានក្រុងទិន្នផល

សម្រាប់ dout bus ប្រសិនបើ dataout_h និង dataout_l ជាប៊ីតខ្ពស់ និងទាប ដោយទទឹងនីមួយៗជា dataout_width៖

• dataout_h = dout[(2 × dataout_width – 1): dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

សម្រាប់អតីតample, សម្រាប់ dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

សញ្ញាចំណុចប្រទាក់ទិន្នន័យ និងនាឡិកាដែលត្រូវគ្នា។

តារាងទី 8. សញ្ញាចំណុចប្រទាក់ទិន្នន័យ និងនាឡិកាដែលត្រូវគ្នា។

ឈ្មោះសញ្ញា	ការកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាម៉ែត្រ			នាឡិកា
	របៀបចុះឈ្មោះ	អត្រាពាក់កណ្តាល	នាឡិកាដាច់ដោយឡែក
ឌីន	ការចុះឈ្មោះសាមញ្ញ ឌីឌីអូ	បិទ	បិទ	ck
	ឌីឌីអូ	On	បិទ	ck_hr
	ការចុះឈ្មោះសាមញ្ញ ឌីឌីអូ	បិទ	On	ck_in
	ឌីឌីអូ	On	On	ck_hr_in
dout oe	ការចុះឈ្មោះសាមញ្ញ ឌីឌីអូ	បិទ	បិទ	ck
	ឌីឌីអូ	On	បិទ	ck_hr
	ការចុះឈ្មោះសាមញ្ញ ឌីឌីអូ	បិទ	On	ck_out
	ឌីឌីអូ	On	On	ck_hr_out
sclr សិត សញ្ញាបន្ទះទាំងអស់។	ការចុះឈ្មោះសាមញ្ញ ឌីឌីអូ	បិទ	បិទ	ck
	ឌីឌីអូ	On	បិទ	ck_fr
	ការចុះឈ្មោះសាមញ្ញ ឌីឌីអូ	បិទ	On	ផ្លូវបញ្ចូល៖ ck_in ផ្លូវលទ្ធផល៖ ck_out
	ឌីឌីអូ	On	On	ផ្លូវបញ្ចូល៖ ck_fr_in ផ្លូវលទ្ធផល៖ ck_fr_out

ការផ្ទៀងផ្ទាត់ការប្រើប្រាស់ធនធាន និងការអនុវត្តការរចនា

អ្នកអាចយោងទៅលើរបាយការណ៍ចងក្រង Intel Quartus Prime ដើម្បីទទួលបានព័ត៌មានលម្អិតអំពីការប្រើប្រាស់ធនធាន និងដំណើរការនៃការរចនារបស់អ្នក។

1. នៅលើម៉ឺនុយចុច ដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង ដើម្បីដំណើរការការចងក្រងពេញលេញ។
2. បន្ទាប់ពីចងក្រងការរចនាសូមចុច កំពុងដំណើរការ ➤ របាយការណ៍ចងក្រង.
3. ការប្រើប្រាស់ តារាងមាតិកា, រុករកទៅ Fitter ➤ ផ្នែកធនធាន.
   ក. ទៅ view ព័ត៌មានអំពីការប្រើប្រាស់ធនធាន សូមជ្រើសរើស សង្ខេបការប្រើប្រាស់ធនធាន.
   ខ. ទៅ view ព័ត៌មានអំពីការប្រើប្រាស់ធនធាន សូមជ្រើសរើស ការប្រើប្រាស់ធនធានដោយអង្គភាព.

ការកំណត់ប៉ារ៉ាម៉ែត្រ IP GPIO Intel FPGA

អ្នកអាចកំណត់ការកំណត់ប៉ារ៉ាម៉ែត្រសម្រាប់ស្នូល GPIO IP នៅក្នុងកម្មវិធី Intel Quartus Prime ។ មានជម្រើសបីក្រុម៖ ទូទៅ, សតិបណ្ដោះអាសន្ន, និង ចុះឈ្មោះ.

តារាងទី 9. ប៉ារ៉ាម៉ែត្រស្នូល GPIO IP – ទូទៅ

ប៉ារ៉ាម៉ែត្រ	លក្ខខណ្ឌ	តម្លៃដែលបានអនុញ្ញាត	ការពិពណ៌នា
ទិសដៅទិន្នន័យ	—	បញ្ចូល ទិន្នផល  ប៊ីឌីរ	បញ្ជាក់ទិសដៅទិន្នន័យសម្រាប់ GPIO ។
ទទឹងទិន្នន័យ	—	២៩ ដល់ ៣៨	បញ្ជាក់​ទទឹង​ទិន្នន័យ។
ប្រើឈ្មោះច្រកកម្រិតកំពូលចាស់	—	On បិទ	ប្រើឈ្មោះច្រកដូចគ្នានឹងឧបករណ៍ Stratix V, Arria V និង Cyclone V ដែរ។ សម្រាប់អតីតample, dout ក្លាយជា dataout_h និង dataout_l ហើយ din ក្លាយជា datain_h និង datain_l ។ ចំណាំ៖ ឥរិយាបថរបស់ច្រកទាំងនេះគឺខុសពីឧបករណ៍ Stratix V, Arria V និង Cyclone V។ សម្រាប់គោលការណ៍ណែនាំអំពីការធ្វើចំណាកស្រុក សូមមើលព័ត៌មានដែលពាក់ព័ន្ធ។

តារាង 10. ប៉ារ៉ាម៉ែត្រស្នូល GPIO IP – សតិបណ្ដោះអាសន្ន

ប៉ារ៉ាម៉ែត្រ	លក្ខខណ្ឌ	តម្លៃដែលបានអនុញ្ញាត	ការពិពណ៌នា
ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល	—	On  បិទ	ប្រសិនបើបើក បើកដំណើរការឌីផេរ៉ង់ស្យែល I/O buffers។
ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល pseudo	ទិសដៅទិន្នន័យ = ទិន្នផល ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល = បើក	On  បិទ	ប្រសិនបើបើកនៅក្នុងរបៀបទិន្នផល បើកដំណើរការសតិបណ្ដោះអាសន្នលទ្ធផលឌីផេរ៉ង់ស្យែល pseudo ។ ជម្រើសនេះត្រូវបានបើកដោយស្វ័យប្រវត្តិសម្រាប់របៀបទ្វេទិស ប្រសិនបើអ្នកបើក ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល.
ប្រើសៀគ្វីទប់ឡានក្រុង	ទិសដៅទិន្នន័យ = បញ្ចូល ឬ Bidir ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល = បិទ	On  បិទ	ប្រសិនបើបើក សៀគ្វីទប់ឡានក្រុងអាចកាន់សញ្ញាខ្សោយនៅលើ I/O pin នៅស្ថានភាពចុងក្រោយរបស់វា ដែលស្ថានភាពសតិបណ្ដោះអាសន្នលទ្ធផលនឹងមាន 1 ឬ 0 ប៉ុន្តែមិនមាន impedance ខ្ពស់។
ប្រើទិន្នផលបង្ហូរបើកចំហ	ទិសដៅទិន្នន័យ = ទិន្នផល ឬ Bidir ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល = បិទ	On  បិទ	ប្រសិនបើបើក ទិន្នផលបង្ហូរបើកចំហអាចឱ្យឧបករណ៍ផ្តល់សញ្ញាត្រួតពិនិត្យកម្រិតប្រព័ន្ធ ដូចជាសញ្ញារំខាន និងសរសេរអនុញ្ញាត ដែលអាចត្រូវបានអះអាងដោយឧបករណ៍ជាច្រើននៅក្នុងប្រព័ន្ធរបស់អ្នក។
បើកច្រកបើកដំណើរការលទ្ធផល	ទិសដៅទិន្នន័យ = ទិន្នផល	On  បិទ	ប្រសិនបើបើក បើកការបញ្ចូលរបស់អ្នកប្រើទៅកាន់ច្រក OE។ ជម្រើសនេះត្រូវបានបើកដោយស្វ័យប្រវត្តិសម្រាប់របៀបទ្វេទិស។
បើក​ច្រក​ការ​កំណត់​ស៊េរី/ការ​កំណត់​ប៉ារ៉ាឡែល	—	On  បិទ	ប្រសិនបើបើក បើកដំណើរការច្រកត្រួតពិនិត្យស៊េរី និងច្រកត្រួតពិនិត្យប៉ារ៉ាឡែលនៃសតិបណ្ដោះអាសន្នលទ្ធផល។

តារាង 11. ប៉ារ៉ាម៉ែត្រស្នូល GPIO IP – ចុះឈ្មោះ

ប៉ារ៉ាម៉ែត្រ	លក្ខខណ្ឌ	តម្លៃដែលបានអនុញ្ញាត	ការពិពណ៌នា
របៀបចុះឈ្មោះ	—	គ្មាន  ការចុះឈ្មោះសាមញ្ញ  ឌីឌីអូ	បញ្ជាក់របៀបចុះឈ្មោះសម្រាប់ស្នូល GPIO IP៖ គ្មាន- បញ្ជាក់ការភ្ជាប់ខ្សែសាមញ្ញពី/ទៅសតិបណ្ដោះអាសន្ន។ ការចុះឈ្មោះសាមញ្ញ— បញ្ជាក់​ថា DDIO ត្រូវ​បាន​ប្រើ​ជា​ការ​ចុះ​ឈ្មោះ​សាមញ្ញ​ក្នុង​ទម្រង់​អត្រា​ទិន្នន័យ​តែ​មួយ (SDR)។ Fitter អាចវេចខ្ចប់ការចុះឈ្មោះនេះនៅក្នុង I/O ។ ឌីឌីអូ- បញ្ជាក់ថា IP core ប្រើ DDIO ។
បើកច្រកជម្រះ / កំណត់ជាមុនសមកាលកម្ម	របៀបចុះឈ្មោះ = DDIO	គ្មាន  ច្បាស់  កំណត់ជាមុន	បញ្ជាក់ពីរបៀបអនុវត្តច្រកកំណត់ឡើងវិញសមកាលកម្ម។ គ្មាន- បិទច្រកកំណត់ឡើងវិញសមកាលកម្ម។ ច្បាស់- បើកច្រក SCLR សម្រាប់ការជម្រះសមកាលកម្ម។ កំណត់ជាមុន- បើកច្រក SSET សម្រាប់ការកំណត់ជាមុនសមកាលកម្ម។
បើកច្រកជម្រះ / កំណត់ជាមុនអសមកាល	របៀបចុះឈ្មោះ = DDIO	គ្មាន  ច្បាស់  កំណត់ជាមុន	បញ្ជាក់ពីរបៀបអនុវត្តច្រកកំណត់ឡើងវិញអសមកាល។ គ្មាន- បិទច្រកកំណត់ឡើងវិញអសមកាល។ ច្បាស់- បើកច្រក ACLR សម្រាប់ការសម្អាតអសមកាល។ កំណត់ជាមុន- បើកដំណើរការច្រក ASET សម្រាប់ការកំណត់ជាមុនអសមកាល។ សញ្ញា ACLR និង ASET មានសកម្មភាពខ្ពស់។
បើកច្រកបើកនាឡិកា	របៀបចុះឈ្មោះ = DDIO	On  បិទ	On-បង្ហាញច្រកបើកនាឡិកា (CKE) ដើម្បីអនុញ្ញាតឱ្យអ្នកត្រួតពិនិត្យនៅពេលដែលទិន្នន័យត្រូវបានទ្រនិចនាឡិកាចូលឬចេញ។ សញ្ញានេះរារាំងទិន្នន័យមិនឱ្យឆ្លងកាត់ដោយគ្មានការគ្រប់គ្រងរបស់អ្នក។ បិទ-clock enable port មិនត្រូវបានលាតត្រដាងទេ ហើយទិន្នន័យតែងតែឆ្លងកាត់ការចុះឈ្មោះដោយស្វ័យប្រវត្តិ។
តក្កវិជ្ជាពាក់កណ្តាលអត្រា	របៀបចុះឈ្មោះ = DDIO	On  បិទ	ប្រសិនបើបើក បើក DDIO កម្រិតពាក់កណ្តាល។
នាឡិកាបញ្ចូល / ទិន្នផលដាច់ដោយឡែក	ទិសដៅទិន្នន័យ = Bidir  របៀបចុះឈ្មោះ = ចុះឈ្មោះសាមញ្ញ ឬ DDIO	On  បិទ	ប្រសិនបើបើក បើកនាឡិកាដាច់ដោយឡែក (CK_IN និង CK_OUT) សម្រាប់ផ្លូវបញ្ចូល និងលទ្ធផលនៅក្នុងរបៀបទ្វេទិស។

ព័ត៌មានពាក់ព័ន្ធ

• Input and Output Bus High and Low Bits នៅទំព័រ 12
• គោលការណ៍ណែនាំ៖ Swap datain_h និង datain_l Ports ក្នុង IP ដែលបានធ្វើចំណាកស្រុក នៅទំព័រ 23

ចុះឈ្មោះវេចខ្ចប់

ស្នូល GPIO IP អនុញ្ញាតឱ្យអ្នកខ្ចប់ចុះឈ្មោះចូលទៅក្នុងបរិវេណដើម្បីរក្សាទុកតំបន់ និងការប្រើប្រាស់ធនធាន។

អ្នកអាចកំណត់រចនាសម្ព័ន្ធ DDIO អត្រាពេញនៅលើផ្លូវបញ្ចូល និងទិន្នផលជាប្រអប់ត្រឡប់។ ដើម្បីធ្វើដូច្នេះ បន្ថែមកិច្ចការ .qsf ដែលបានរាយក្នុងតារាងនេះ។

តារាង 12. ចុះឈ្មោះការវេចខ្ចប់កិច្ចការ QSF

ផ្លូវ	កិច្ចការ QSF
ការវេចខ្ចប់ចុះឈ្មោះបញ្ចូល	QSF Assignment set_instance_assignment -name FAST_INPUT_REGISTER ON -to
ការវេចខ្ចប់ការចុះឈ្មោះលទ្ធផល	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
លទ្ធផលបើកការវេចខ្ចប់ចុះឈ្មោះ	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER បើក -to

ចំណាំ៖ កិច្ចការទាំងនេះមិនធានាការវេចខ្ចប់ចុះឈ្មោះទេ។ ទោះយ៉ាងណាក៏ដោយ កិច្ចការទាំងនេះអាចឱ្យ Fitter ស្វែងរកកន្លែងស្របច្បាប់។ បើមិនដូច្នោះទេ Fitter រក្សា flip flop នៅក្នុងស្នូល។

GPIO Intel FPGA IP ពេលវេលា

ដំណើរការនៃស្នូល IP GPIO អាស្រ័យលើកម្រិត I/O និងដំណាក់កាលនាឡិកា។ ដើម្បីធ្វើឱ្យការកំណត់ពេលវេលាកំណត់ GPIO របស់អ្នកមានសុពលភាព ក្រុមហ៊ុន Intel ណែនាំឱ្យអ្នកប្រើឧបករណ៍វិភាគពេលវេលា។

ព័ត៌មានពាក់ព័ន្ធ
ឧបករណ៍វិភាគពេលវេលារបស់ Intel Quartus Prime

សមាសធាតុពេលវេលា

សមាសធាតុកំណត់ពេលវេលាស្នូល GPIO IP មានបីផ្លូវ។

• ផ្លូវចំណុចប្រទាក់ I/O - ពី FPGA ទៅឧបករណ៍ទទួលខាងក្រៅ និងពីឧបករណ៍បញ្ជូនខាងក្រៅទៅ FPGA ។
• ផ្លូវចំណុចប្រទាក់ស្នូលនៃទិន្នន័យ និងនាឡិកា—ពី I/O ទៅស្នូល និងពីស្នូលទៅ I/O ។
• ផ្ទេរផ្លូវ - ពីអត្រាពាក់កណ្តាលទៅអត្រាពេញ DDIO និងពីអត្រាពេញទៅពាក់កណ្តាលអត្រា DDIO ។

ចំណាំ៖ ឧបករណ៍វិភាគពេលវេលាព្យាបាលផ្លូវនៅខាងក្នុងប្លុក DDIO_IN និង DDIO_OUT ជាប្រអប់ខ្មៅ។

រូបភាពទី 10. ធាតុផ្សំនៃការកំណត់ពេលវេលាផ្លូវបញ្ចូល

រូបភាពទី 11. សមាសភាគកំណត់ពេលវេលាផ្លូវលទ្ធផល

រូបភាពទី 12. ទិន្នផល បើកដំណើរការសមាសធាតុកំណត់ពេលវេលាផ្លូវ

ធាតុពន្យាពេល

កម្មវិធី Intel Quartus Prime មិនកំណត់ធាតុពន្យារដោយស្វ័យប្រវត្តិដើម្បីបង្កើនភាពយឺតយ៉ាវក្នុងការវិភាគពេលវេលា I/O ទេ។ ដើម្បីបិទពេលវេលា ឬបង្កើនភាពយឺតយ៉ាវ សូមកំណត់ធាតុពន្យារដោយដៃនៅក្នុងការកំណត់ Intel Quartus Prime file (.qsf) ។

តារាងទី 13. Delay Elements .qsf Assignments

បញ្ជាក់កិច្ចការទាំងនេះនៅក្នុង .qsf ដើម្បីចូលប្រើធាតុពន្យាពេល។

ធាតុពន្យាពេល	.qsf កិច្ចការ
ធាតុពន្យាពេលបញ្ចូល	set_instance_assignment ទៅ -ឈ្មោះ INPUT_DELAY_CHAIN ​​<0..63>
ធាតុពន្យាពេលទិន្នផល	set_instance_assignment ទៅ -ឈ្មោះ OUTPUT_DELAY_CHAIN ​​<0..15>
លទ្ធផល បើកធាតុពន្យាពេល	set_instance_assignment ទៅ -ឈ្មោះ OE_DELAY_CHAIN ​​<0..15>

ការវិភាគពេលវេលា

កម្មវិធី Intel Quartus Prime មិនបង្កើតការកំណត់ពេលវេលា SDC ដោយស្វ័យប្រវត្តិសម្រាប់ស្នូល GPIO IP ទេ។ អ្នកត្រូវតែបញ្ចូលការកំណត់ពេលវេលាដោយដៃ។

អនុវត្តតាមការណែនាំអំពីពេលវេលា និងឧamples ដើម្បីធានាថា Timing Analyzer វិភាគពេលវេលា I/O បានត្រឹមត្រូវ។

• ដើម្បីអនុវត្តការវិភាគពេលវេលាត្រឹមត្រូវសម្រាប់ផ្លូវចំណុចប្រទាក់ I/O បញ្ជាក់កម្រិតប្រព័ន្ធនៃម្ជុលទិន្នន័យប្រឆាំងនឹងម្ជុលនាឡិកាប្រព័ន្ធនៅក្នុង .sdc file.
• ដើម្បីអនុវត្តការវិភាគពេលវេលាត្រឹមត្រូវសម្រាប់ផ្លូវចំណុចប្រទាក់ស្នូល កំណត់ការកំណត់នាឡិកាទាំងនេះនៅក្នុង .sdc file:
  - នាឡិកាទៅកាន់ការចុះឈ្មោះស្នូល
  - នាឡិកាទៅកាន់ I/O ចុះឈ្មោះសម្រាប់ការចុះឈ្មោះសាមញ្ញ និងរបៀប DDIO

ព័ត៌មានពាក់ព័ន្ធ
AN 433៖ ការរឹតបន្តឹង និងការវិភាគចំណុចប្រទាក់ប្រភព-សមកាលកម្ម
ពិពណ៌នាអំពីបច្ចេកទេសសម្រាប់ការរឹតបន្តឹង និងវិភាគចំណុចប្រទាក់ប្រភព-សមកាលកម្ម។

ការចុះឈ្មោះការបញ្ចូលអត្រាទិន្នន័យតែមួយ

រូបភាពទី 13. ការចុះឈ្មោះអត្រាបញ្ចូលទិន្នន័យតែមួយ

តារាង 14. Single Data Rate Input Register .sdc Command Examples

បញ្ជា	ពាក្យបញ្ជា Example	ការពិពណ៌នា
បង្កើត_នាឡិកា	create_clock -name sdr_in_clk -period "100 MHz" sdr_in_clk	បង្កើតការកំណត់នាឡិកាសម្រាប់នាឡិកាបញ្ចូល។
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	ណែនាំអ្នកវិភាគពេលវេលាដើម្បីវិភាគពេលវេលានៃការបញ្ចូល I/O ជាមួយនឹងការពន្យាពេលបញ្ចូល 0.15 ns ។

ការចុះឈ្មោះបញ្ចូល DDIO អត្រាពេញ ឬពាក់កណ្តាលអត្រា

ផ្នែកបញ្ចូលនៃការចុះឈ្មោះបញ្ចូល DDIO អត្រាពេញ និងពាក់កណ្តាលអត្រាគឺដូចគ្នា។ អ្នកអាចដាក់កម្រិតប្រព័ន្ធបានត្រឹមត្រូវដោយប្រើនាឡិកានិម្មិតដើម្បីធ្វើគំរូឧបករណ៍បញ្ជូន off-chip ទៅ FPGA ។

រូបភាពទី 14. ការចុះឈ្មោះបញ្ចូល DDIO ពេញឬពាក់កណ្តាលអត្រា

តារាងទី 15. អត្រាពេញលេញឬពាក់កណ្តាលអត្រាការបញ្ចូល DDIO ចុះឈ្មោះ .sdc ពាក្យបញ្ជា Examples

បញ្ជា	ពាក្យបញ្ជា Example	ការពិពណ៌នា
បង្កើត_នាឡិកា	create_clock -name virtual_clock - រយៈពេល "200 MHz" create_clock -name ddio_in_clk - រយៈពេល "200 MHz" ddio_in_clk	បង្កើតការកំណត់នាឡិកាសម្រាប់នាឡិកានិម្មិត និងនាឡិកា DDIO។
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	ណែនាំអ្នកវិភាគពេលវេលាដើម្បីវិភាគគែមនាឡិកាវិជ្ជមាន និងគែមនាឡិកាអវិជ្ជមាននៃការផ្ទេរ។ ចំណាំ -add_delay នៅក្នុងពាក្យបញ្ជា set_input_delay ទីពីរ។
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from នាឡិកានិម្មិត -fall_to ddio_in_clk	ណែនាំអ្នកវិភាគពេលវេលាឱ្យមិនអើពើនឹងគែមនាឡិកាវិជ្ជមានទៅគែមអវិជ្ជមានដែលបានបង្កការចុះឈ្មោះ ហើយគែមនាឡិកាអវិជ្ជមានទៅគែមវិជ្ជមានត្រូវបានកេះ។ ចំណាំ៖ ប្រេកង់ ck_hr ត្រូវតែពាក់កណ្តាលនៃប្រេកង់ ck_fr ។ ប្រសិនបើ I/O PLL ជំរុញនាឡិកា អ្នកអាចពិចារណាដោយប្រើពាក្យបញ្ជា derive_pll_clocks .sdc ។

ការចុះឈ្មោះទិន្នផលអត្រាទិន្នន័យតែមួយ

រូបភាពទី 15. ការចុះឈ្មោះទិន្នផលអត្រាទិន្នន័យតែមួយ

តារាង 16. Single Data Rate Output Register .sdc Command Examples

បញ្ជា	ពាក្យបញ្ជា Example	ការពិពណ៌នា
create_clock និង create_generated_clock	create_clock -name sdr_out_clk -period “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk - ឈ្មោះ sdr_out_outclk sdr_out_outclk	បង្កើតនាឡិកាប្រភព និងនាឡិកាលទ្ធផលដើម្បីបញ្ជូន។
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	ណែនាំអ្នកវិភាគពេលវេលាដើម្បីវិភាគទិន្នន័យលទ្ធផលដើម្បីបញ្ជូនប្រឆាំងនឹងនាឡិកាលទ្ធផលដែលត្រូវបញ្ជូន។

ការចុះឈ្មោះលទ្ធផល DDIO អត្រាពេញ ឬពាក់កណ្តាលអត្រា

ផ្នែកទិន្នផលនៃការចុះឈ្មោះលទ្ធផល DDIO អត្រាពេញ និងពាក់កណ្តាលអត្រាគឺដូចគ្នា។

តារាង 17. DDIO Output Register .sdc Command Examples

បញ្ជា	ពាក្យបញ្ជា Example	ការពិពណ៌នា
create_clock និង create_generated_clock	create_clock -name ddio_out_fr_clk -period “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -ឈ្មោះ ddio_out_fr_outclk ddio_out_fr_outclk	បង្កើតនាឡិកាទៅ DDIO និងនាឡិកាដើម្បីបញ្ជូន។
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -នាឡិកា ddio_out_fr_outclk 0.55 ddio_out_fr_data	ណែនាំអ្នកវិភាគពេលវេលាដើម្បីវិភាគទិន្នន័យវិជ្ជមាន និងអវិជ្ជមានប្រឆាំងនឹងនាឡិកាលទ្ធផល។
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	ណែនាំអ្នកវិភាគពេលវេលាឱ្យមិនអើពើនឹងគែមកើនឡើងនៃនាឡិកាប្រភពធៀបនឹងគែមធ្លាក់ចុះនៃនាឡិកាលទ្ធផល និងគែមធ្លាក់ចុះនៃនាឡិកាប្រភពធៀបនឹងគែមកើនឡើងនៃនាឡិកាលទ្ធផល

គោលការណ៍ណែនាំអំពីការបិទពេលវេលា

សម្រាប់ការចុះឈ្មោះការបញ្ចូល GPIO ការផ្ទេរ I/O បញ្ចូលទំនងជានឹងបរាជ័យក្នុងការរង់ចាំ ប្រសិនបើអ្នកមិនកំណត់ខ្សែសង្វាក់ពន្យាពេលបញ្ចូល។ ការបរាជ័យនេះបណ្តាលមកពីការពន្យារពេលនាឡិកាធំជាងការពន្យាពេលទិន្នន័យ។

ដើម្បីបំពេញពេលវេលារង់ចាំ សូមបន្ថែមការពន្យារពេលទៅផ្លូវទិន្នន័យបញ្ចូលដោយប្រើខ្សែសង្វាក់ពន្យាពេលបញ្ចូល។ ជាទូទៅ ខ្សែសង្វាក់ពន្យាពេលបញ្ចូលគឺប្រហែល 60 ps ក្នុងមួយជំហាននៅកម្រិតល្បឿន 1 ។ ដើម្បីទទួលបានការកំណត់ខ្សែសង្វាក់ពន្យាពេលបញ្ចូលប្រហាក់ប្រហែលដើម្បីឆ្លងកាត់ពេលវេលា សូមបែងចែកការសង្កត់អវិជ្ជមានដោយ 60 ps ។

ទោះយ៉ាងណាក៏ដោយ ប្រសិនបើ I/O PLL ជំរុញនាឡិកានៃការចុះឈ្មោះបញ្ចូល GPIO (ការចុះឈ្មោះសាមញ្ញ ឬរបៀប DDIO) អ្នកអាចកំណត់របៀបសំណងទៅជារបៀបសមកាលកម្មប្រភព។ Fitter នឹងព្យាយាមកំណត់រចនាសម្ព័ន្ធ I/O PLL សម្រាប់ការដំឡើងដែលប្រសើរជាងមុន និងរក្សាភាពយឺតយ៉ាវសម្រាប់ការវិភាគពេលវេលាបញ្ចូល I/O ។

សម្រាប់លទ្ធផល និងទិន្នផល GPIO អនុញ្ញាតការចុះឈ្មោះ អ្នកអាចបន្ថែមការពន្យាពេលទៅទិន្នន័យលទ្ធផល និងនាឡិកាដោយប្រើទិន្នផល និងទិន្នផលអនុញ្ញាតខ្សែសង្វាក់ពន្យាពេល។

• ប្រសិនបើអ្នកសង្កេតឃើញការបំពានពេលវេលានៃការដំឡើង អ្នកអាចបង្កើនការកំណត់ខ្សែសង្វាក់ពន្យាពេលនាឡិកាទិន្នផល។
• ប្រសិនបើអ្នកសង្កេតមើលការបំពានពេលវេលា អ្នកអាចបង្កើនការកំណត់ខ្សែសង្វាក់ពន្យារទិន្នន័យទិន្នផល។

GPIO Intel FPGA IP Design Examples

ស្នូល GPIO IP អាចបង្កើតការរចនា examples ដែលផ្គូផ្គងនឹងការកំណត់ IP របស់អ្នកនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ។ អ្នកអាចប្រើការរចនាទាំងនេះ examples ជាឯកសារយោងសម្រាប់ការពន្លឿនស្នូល IP និងអាកប្បកិរិយារំពឹងទុកក្នុងការក្លែងធ្វើ។

អ្នកអាចបង្កើតការរចនា examples ពីកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រស្នូល GPIO IP ។ បន្ទាប់ពីអ្នកកំណត់ប៉ារ៉ាម៉ែត្រដែលអ្នកចង់បានសូមចុច បង្កើត Example រចនា. ស្នូល IP បង្កើតការរចនា exampប្រភព files នៅក្នុងថតដែលអ្នកបញ្ជាក់។

រូបភាពទី 16. ប្រភព Files នៅក្នុង Generated Design Exampសៀវភៅបញ្ជី

ចំណាំ: នេះ .qsys files គឺសម្រាប់ប្រើប្រាស់ផ្ទៃក្នុងកំឡុងពេលរចនា exampជំនាន់តែប៉ុណ្ណោះ។ អ្នកមិនអាចកែសម្រួល .qsys ទាំងនេះបានទេ។ files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

ការរចនាដែលអាចសំយោគបាន ឧample គឺជាប្រព័ន្ធអ្នករចនាវេទិកាដែលត្រៀមរួចជាស្រេចក្នុងការចងក្រង ដែលអ្នកអាចបញ្ចូលក្នុងគម្រោង Intel Quartus Prime ។

ការបង្កើត និងប្រើប្រាស់ការរចនា Example

ដើម្បីបង្កើតការរចនា Intel Quartus Prime ដែលអាចសំយោគបាន។ample ពីប្រភព files, រត់ពាក្យបញ្ជាខាងក្រោមនៅក្នុងការរចនា exampបញ្ជីឈ្មោះ៖

quartus_sh -t make_qii_design.tcl

ដើម្បីបញ្ជាក់ឧបករណ៍ជាក់លាក់ដែលត្រូវប្រើ សូមដំណើរការពាក្យបញ្ជាខាងក្រោម៖

quartus_sh -t make_qii_design.tcl [ឈ្មោះឧបករណ៍]

ស្គ្រីប TCL បង្កើតថត qii ដែលមានគម្រោង ed_synth.qpf file. អ្នកអាចបើក និងចងក្រងគម្រោងនេះនៅក្នុងកម្មវិធី Intel Quartus Prime ។

GPIO IP Core Simulation Design Example

ការរចនាក្លែងធ្វើ ឧample ប្រើការកំណត់ប៉ារ៉ាម៉ែត្រស្នូល GPIO IP របស់អ្នកដើម្បីបង្កើត IP instance ដែលភ្ជាប់ទៅកម្មវិធីបញ្ជាក្លែងធ្វើ។ អ្នកបើកបរបង្កើតចរាចរណ៍ចៃដន្យ ហើយត្រួតពិនិត្យផ្ទៃក្នុងអំពីភាពស្របច្បាប់នៃទិន្នន័យដែលនឹងចេញ។

ការប្រើប្រាស់ការរចនា exampដូច្នេះ អ្នកអាចដំណើរការការក្លែងធ្វើដោយប្រើពាក្យបញ្ជាតែមួយ អាស្រ័យលើម៉ាស៊ីនក្លែងធ្វើដែលអ្នកប្រើ។ ការក្លែងធ្វើបង្ហាញពីរបៀបដែលអ្នកអាចប្រើស្នូល GPIO IP ។

ការបង្កើត និងប្រើប្រាស់ការរចនា Example

ដើម្បីបង្កើតការរចនាក្លែងធ្វើ ឧample ពីប្រភព files សម្រាប់ការក្លែងធ្វើ Verilog ដំណើរការពាក្យបញ្ជាខាងក្រោមនៅក្នុងការរចនា exampបញ្ជីឈ្មោះ៖

quartus_sh -t make_sim_design.tcl

ដើម្បីបង្កើតការរចនាក្លែងធ្វើ ឧample ពីប្រភព files សម្រាប់ម៉ាស៊ីនក្លែងធ្វើ VHDL ដំណើរការពាក្យបញ្ជាខាងក្រោមក្នុងការរចនា exampបញ្ជីឈ្មោះ៖

quartus_sh -t make_sim_design.tcl VHDL

ស្គ្រីប TCL បង្កើតថតស៊ីមដែលមានថតរង - មួយសម្រាប់ឧបករណ៍ក្លែងធ្វើដែលបានគាំទ្រនីមួយៗ។ អ្នកអាចស្វែងរកស្គ្រីបសម្រាប់ឧបករណ៍ក្លែងធ្វើនីមួយៗនៅក្នុងថតដែលត្រូវគ្នា។

លំហូរផ្ទេរ IP សម្រាប់ឧបករណ៍ Arria V, Cyclone V និង Stratix V

លំហូរនៃការធ្វើចំណាកស្រុក IP អនុញ្ញាតឱ្យអ្នកធ្វើចំណាកស្រុក ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR និង ALTIOBUF IP cores នៃឧបករណ៍ Arria V, Cyclone V និង Stratix V ទៅកាន់ស្នូល GPIO IP របស់ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX ។

លំហូរផ្ទេរ IP នេះកំណត់រចនាសម្ព័ន្ធស្នូល IP GPIO ដើម្បីផ្គូផ្គងការកំណត់របស់ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR និង ALTIOBUF IP cores ដែលអនុញ្ញាតឱ្យអ្នកបង្កើតស្នូល IP ឡើងវិញ។

ចំណាំ៖ ស្នូល IP មួយចំនួនគាំទ្រដល់លំហូរផ្ទេរ IP នៅក្នុងរបៀបជាក់លាក់តែប៉ុណ្ណោះ។ ប្រសិនបើស្នូល IP របស់អ្នកស្ថិតនៅក្នុងរបៀបដែលមិនត្រូវបានគាំទ្រ អ្នកប្រហែលជាត្រូវដំណើរការកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP សម្រាប់ស្នូល IP GPIO ហើយកំណត់រចនាសម្ព័ន្ធ IP ស្នូលដោយដៃ។

ការផ្ទេរ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, និង ALTIOBUF IP Cores របស់អ្នក

ដើម្បីផ្ទេរ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, និង ALTIOBUF IP cores របស់អ្នកទៅស្នូល IP GPIO Intel FPGA IP សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. បើក ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ឬ ALTIOBUF IP core របស់អ្នកនៅក្នុង IP Parameter Editor។
2. នៅក្នុង គ្រួសារឧបករណ៍ដែលបានជ្រើសរើសបច្ចុប្បន្ន, ជ្រើសរើស ក្រុមហ៊ុន Intel Arria ១០ or ស៊ីក្លូស៊ីក្លូ ១០ ជី។ អេ.
3. ចុច បញ្ចប់ ដើម្បីបើកកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP GPIO ។
   កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP កំណត់ការកំណត់ស្នូល GPIO IP ស្រដៀងនឹងការកំណត់ស្នូល ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ឬ ALTIOBUF ស្នូល។
4. ប្រសិនបើមានការកំណត់ដែលមិនឆបគ្នារវាងទាំងពីរ សូមជ្រើសរើស ការកំណត់ថ្មីដែលគាំទ្រ.
5. ចុច បញ្ចប់ ដើម្បីបង្កើតស្នូល IP ឡើងវិញ។
6. ជំនួស ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ឬ ALTIOBUF IP core instantiation ក្នុង RTL ដោយប្រើស្នូល GPIO IP ។

ចំណាំ៖ ឈ្មោះច្រកស្នូល GPIO IP ប្រហែលជាមិនត្រូវគ្នានឹងឈ្មោះច្រកស្នូល ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ឬ ALTIOBUF IP core ។ ដូច្នេះ ការប្តូរឈ្មោះស្នូល IP ក្នុងការបង្កើតភ្លាមៗប្រហែលជាមិនគ្រប់គ្រាន់ទេ។

ព័ត៌មានពាក់ព័ន្ធ
Input and Output Bus High and Low Bits នៅទំព័រ 12

គោលការណ៍ណែនាំ៖ Swap datain_h និង datain_l Ports ក្នុង IP ដែលបានធ្វើចំណាកស្រុក

នៅពេលអ្នកផ្ទេរ IP GPIO របស់អ្នកពីឧបករណ៍មុនទៅស្នូល GPIO IP អ្នកអាចបើក ប្រើឈ្មោះច្រកកម្រិតកំពូលចាស់ ជម្រើសនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រស្នូល GPIO IP ។ ទោះជាយ៉ាងណាក៏ដោយ ឥរិយាបថនៃច្រកទាំងនេះនៅក្នុងស្នូល IP GPIO គឺខុសពីស្នូល IP ដែលប្រើសម្រាប់ឧបករណ៍ Stratix V, Arria V និង Cyclone V ។

ស្នូល GPIO IP ជំរុញច្រកទាំងនេះទៅកាន់បញ្ជីលទ្ធផលនៅលើគែមនាឡិកាទាំងនេះ៖

• datain_h - នៅលើគែមកើនឡើងនៃ outclock
• datain_l- នៅលើគែមធ្លាក់ចុះនៃ outclock

ប្រសិនបើអ្នកបានផ្លាស់ប្តូរ IP GPIO របស់អ្នកពីឧបករណ៍ Stratix V, Arria V និង Cyclone V សូមប្តូរច្រក datain_h និង datain_l នៅពេលអ្នកបញ្ចូល IP ដែលបង្កើតដោយស្នូល GPIO IP ។

ព័ត៌មានពាក់ព័ន្ធ
Input and Output Bus High and Low Bits នៅទំព័រ 12

បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP

កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។

ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។

កំណែស្នូល IP	ការណែនាំអ្នកប្រើប្រាស់
20.0.0	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP៖ ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX
19.3.0	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP៖ ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX
19.3.0	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP៖ ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX
18.1	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP៖ ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX
18.0	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP៖ ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX
17.1	មគ្គុទ្ទេសក៍អ្នកប្រើស្នូល Intel FPGA GPIO IP
17.0	មគ្គុទ្ទេសក៍អ្នកប្រើស្នូល Altera GPIO IP
16.1	មគ្គុទ្ទេសក៍អ្នកប្រើស្នូល Altera GPIO IP
16.0	មគ្គុទ្ទេសក៍អ្នកប្រើស្នូល Altera GPIO IP
14.1	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់មុខងារ Altera GPIO Megafunction
13.1	មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់មុខងារ Altera GPIO Megafunction

ប្រវត្តិកែប្រែឯកសារសម្រាប់ GPIO Intel FPGA IP User Guide: ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2021.07.15	21.2	20.0.0	បានធ្វើបច្ចុប្បន្នភាពដ្យាក្រាមដែលបង្ហាញពីភាពសាមញ្ញ view នៃផ្លូវបញ្ចូល GPIO ចុងតែមួយដើម្បីធ្វើបច្ចុប្បន្នភាព dout[0] ទៅ dout[3] និង dout[3] ទៅ dout[0]។
2021.03.29	21.1	20.0.0	បានធ្វើបច្ចុប្បន្នភាពលេខកំណែ GPIO IP ទៅ 20.0.0 ។
2021.03.12	20.4	19.3.0	បានធ្វើបច្ចុប្បន្នភាពគោលការណ៍ណែនាំនៃការធ្វើចំណាកស្រុក IP ដើម្បីបញ្ជាក់ថា GPIO IP ជំរុញ datain_h នៅលើគែមកើនឡើង និង datain_l នៅលើគែមធ្លាក់ចុះ។
2019.10.01	19.3	19.3.0	បានកែកំហុសក្នុងការវាយអក្សរនៅក្នុងកូដកិច្ចការ .qsf នៅក្នុងប្រធានបទអំពីធាតុពន្យាពេល។
2019.03.04	18.1	18.1	នៅ​ក្នុង​ប្រធាន​បទ​អំពី​ផ្លូវ​បញ្ចូល​និង​លទ្ធផល​និង​លទ្ធផល​បើក​ផ្លូវ​: បានកែតម្រូវកំណត់ចំណាំក្នុងប្រធានបទដើម្បីបញ្ជាក់ថា GPIO Intel FPGA IP មិនគាំទ្រការក្រិតតាមខ្នាតថាមវន្តនៃម្ជុលទ្វេទិសទេ។ បានបន្ថែមតំណភ្ជាប់ទៅកាន់ PHY Lite សម្រាប់ Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10 និង Intel Cyclone 10 GX Devices សម្រាប់ព័ត៌មានបន្ថែមអំពីកម្មវិធីដែលទាមទារការក្រិតថាមវន្តសម្រាប់ម្ជុលទ្វេទិស។
2018.08.28	18.0	18.0	បានដាក់ចំណងជើងឯកសារឡើងវិញពី Intel FPGA GPIO IP Core User Guide to GPIO Intel FPGA IP User Guide: Intel Arria 10 និង Intel Cyclone 10 GX Devices ។ បានបន្ថែមតំណទៅការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 GPIO IP ។  បានប្តូរឈ្មោះ IP ពី "Intel FPGA GPIO" ទៅ "GPIO Intel FPGA IP" ។  បាន​កែ​ឧទាហរណ៍ “clk_fr” និង “clk_hr” ទៅ “ck_fr” និង “ck_hr”។  បានធ្វើបច្ចុប្បន្នភាពផ្លូវបញ្ចូល IP GPIO និងដ្យាក្រាមផ្លូវលទ្ធផល ដើម្បីបង្ហាញឈ្មោះសញ្ញា IP ស្នូលពិតប្រាកដ។

កាលបរិច្ឆេទ	កំណែ	ការផ្លាស់ប្តូរ
ខែវិច្ឆិកា ឆ្នាំ 2017	2017.11.06	បានបន្ថែមការគាំទ្រសម្រាប់ឧបករណ៍ Intel Cyclone 10 GX ។ បានធ្វើបច្ចុប្បន្នភាពឈ្មោះសញ្ញានៅក្នុងតួលេខដើម្បីផ្គូផ្គងឈ្មោះសញ្ញានៅក្នុងស្នូល GPIO IP ។ បានបន្ថែមទម្រង់រលកផ្លូវលទ្ធផល។ ប្តូរឈ្មោះ “Altera GPIO IP core” ទៅជា “Intel FPGA GPIO IP core”។ ប្តូរឈ្មោះ “Altera IOPLL IP core” ទៅជា “Intel FPGA IOPLL IP core”។ ប្តូរឈ្មោះ "TimeQuest Timing Analyzer" ទៅជា "Timing Analyzer" ។ ប្តូរឈ្មោះ “Qsys” ទៅជា “Platform Designer”។ បានបញ្ជាក់ច្បាស់ថាសញ្ញា ASET និង ACLR មានសកម្មភាពខ្ពស់។
ឧសភា 2017	2017.05.08	បានធ្វើបច្ចុប្បន្នភាពតារាងដែលរាយប៉ារ៉ាម៉ែត្រសតិបណ្ដោះអាសន្ន GPIO ដើម្បីបញ្ជាក់លក្ខខណ្ឌសម្រាប់ ប្រើសៀគ្វីទប់ឡានក្រុង ជម្រើសប៉ារ៉ាម៉ែត្រ។ ប្តូរឈ្មោះជា Intel ។
ខែតុលា ឆ្នាំ 2016	2016.10.31	បានធ្វើបច្ចុប្បន្នភាពទម្រង់រលកផ្លូវបញ្ចូល។ បានបន្ថែមប្រធានបទដែលពិពណ៌នាអំពីប៊ីតខ្ពស់ និងទាបនៅក្នុងឡានក្រុង din និង dout ។
ខែសីហា ឆ្នាំ 2016	2016.08.05	បានបន្ថែមកំណត់ចំណាំអំពីការគាំទ្រ OCT ថាមវន្តនៅក្នុងស្នូល GPIO IP ។ បានធ្វើបច្ចុប្បន្នភាពប្រធានបទអំពីការកំណត់ប៉ារ៉ាម៉ែត្រ ដើម្បីកែលម្អភាពត្រឹមត្រូវ និងភាពច្បាស់លាស់។ បានធ្វើបច្ចុប្បន្នភាពផ្នែកអំពីការបង្កើត exampលេ បានបន្ថែមប្រធានបទគោលការណ៍ណែនាំអំពីឥរិយាបថនៃច្រកកេរ្តិ៍ដំណែល នៅពេលអ្នកផ្លាស់ទីទៅស្នូល GPIO IP ពីឧបករណ៍ Stratix V, Arria V និង Cyclone V ។ សរសេរឡើងវិញ និងរៀបចំរចនាសម្ព័ន្ធឯកសារឡើងវិញ ដើម្បីកែលម្អភាពច្បាស់លាស់ និងសម្រាប់ភាពងាយស្រួលនៃឯកសារយោង។ បានផ្លាស់ប្តូរឧទាហរណ៍នៃ Quartus II ទៅ Quartus Prime ។
ខែសីហា ឆ្នាំ 2014	2014.08.18	បានបន្ថែមព័ត៌មានអំពីពេលវេលា។ បន្ថែមព័ត៌មានអំពីការវេចខ្ចប់ចុះឈ្មោះ។ បន្ថែម ប្រើឈ្មោះច្រកកម្រិតកំពូលចាស់ ប៉ារ៉ាម៉ែត្រ។ នេះគឺជាប៉ារ៉ាម៉ែត្រថ្មី។ បន្ថែមព័ត៌មានអំពីការវេចខ្ចប់ចុះឈ្មោះ។ ជំនួសពាក្យថា megafunction ជាមួយស្នូល IP ។
ខែវិច្ឆិកា ឆ្នាំ 2013	2013.11.29	ការចេញផ្សាយដំបូង។

ផ្ញើមតិកែលម្អ

មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ GPIO Intel FPGA IP៖ ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX

ឯកសារ/ធនធាន

Intel GPIO Intel FPGA IP [pdf] ការណែនាំអ្នកប្រើប្រាស់ GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់