Intel 4G Turbo-V FPGA IP

អំពី 4G Turbo-V Intel® FPGA IP

ការកែកំហុសឆ្គងបញ្ជូនបន្ត (FEC) កូដឆានែលជាទូទៅធ្វើអោយប្រសើរឡើងនូវប្រសិទ្ធភាពថាមពលនៃប្រព័ន្ធទំនាក់ទំនងឥតខ្សែ។ លេខកូដ Turbo គឺសមរម្យសម្រាប់ការទំនាក់ទំនងចល័ត 3G និង 4G (ឧទាហរណ៍នៅក្នុង UMTS និង LTE) និងការទំនាក់ទំនងតាមផ្កាយរណប។ អ្នកអាចប្រើលេខកូដ Turbo នៅក្នុងកម្មវិធីផ្សេងទៀតដែលតម្រូវឱ្យមានការផ្ទេរព័ត៌មានដែលអាចទុកចិត្តបានលើកម្រិតបញ្ជូន- ឬតំណភ្ជាប់ទំនាក់ទំនងដែលមានការពន្យាពេលនៅក្នុងវត្តមាននៃសំឡេងរំខានដែលខូចទិន្នន័យ។ 4G Turbo-V Intel® FPGA IP រួមមាន downlink និង uplink accelerator សម្រាប់ vRAN និងរួមបញ្ចូល Turbo Intel FPGA IP ។ កម្មវិធីបង្កើនល្បឿន downlink បន្ថែមភាពច្របូកច្របល់ទៅក្នុងទិន្នន័យក្នុងទម្រង់នៃព័ត៌មានភាពស្មើគ្នា។ ឧបករណ៍បង្កើនល្បឿននៃតំណភ្ជាប់ទាញយកប្រយោជន៍ឡើងវិញដើម្បីកែតម្រូវចំនួនសមហេតុផលនៃកំហុសឆានែល។

ព័ត៌មានពាក់ព័ន្ធ

• មគ្គុទ្ទេសក៍អ្នកប្រើ Turbo Intel FPGA IP
• 3GPP TS 36.212 កំណែ 15.2.1 ចេញផ្សាយ 15

លក្ខណៈពិសេស 4G Turbo-V Intel FPGA IP

ឧបករណ៍បង្កើនល្បឿន downlink រួមមាន:

• ឯកសារភ្ជាប់​នៃ​ការ​ភ្ជាប់​កូដ​ដែល​មាន​កូដ​ដដែលៗ (CRC) ប្លុក
• ឧបករណ៍បំលែងកូដ Turbo
• ឧបករណ៍ផ្គូផ្គងអត្រា Turbo ជាមួយ៖
  • Subblock interleaver
  • អ្នកប្រមូលប៊ីត
  • ឧបករណ៍ជ្រើសរើសប៊ីត
  • ម៉ាស៊ីនកាត់ប៊ីត

ឧបករណ៍បង្កើនល្បឿន Uplink រួមមាន:

• Subblock deinterleaver
• ឧបករណ៍ឌិកូដ Turbo ជាមួយការត្រួតពិនិត្យ CRC

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ការគាំទ្រគ្រួសារ 4G Turbo-V Intel FPGA IP ឧបករណ៍

Intel ផ្តល់នូវកម្រិតគាំទ្រឧបករណ៍ខាងក្រោមសម្រាប់ Intel FPGA IP៖

• ជំនួយជាមុន- IP មានសម្រាប់ការក្លែងធ្វើ និងការចងក្រងសម្រាប់គ្រួសារឧបករណ៍នេះ។ កម្មវិធី FPGA file ការគាំទ្រ (.pof) មិនមានសម្រាប់កម្មវិធី Quartus Prime Pro Stratix 10 Edition Beta ហើយដោយសារការបិទពេលវេលា IP បែបនេះមិនអាចធានាបានទេ។ គំរូពេលវេលារួមបញ្ចូលការប៉ាន់ស្មានផ្នែកវិស្វកម្មដំបូងនៃការពន្យារពេលដោយផ្អែកលើព័ត៌មានក្រោយប្លង់ដំបូង។ គំរូពេលវេលាអាចផ្លាស់ប្តូរបាន ដោយសារការធ្វើតេស្តស៊ីលីកុនធ្វើអោយប្រសើរឡើងនូវទំនាក់ទំនងរវាងស៊ីលីកុនពិតប្រាកដ និងគំរូកំណត់ពេលវេលា។ អ្នកអាចប្រើស្នូល IP នេះសម្រាប់ការសិក្សាអំពីស្ថាបត្យកម្មប្រព័ន្ធ និងការប្រើប្រាស់ធនធាន ការក្លែងធ្វើ pinout ការវាយតម្លៃភាពយឺតយ៉ាវរបស់ប្រព័ន្ធ ការវាយតម្លៃពេលវេលាជាមូលដ្ឋាន (ថវិកាបំពង់) និងយុទ្ធសាស្រ្តផ្ទេរ I/O (ទទឹងផ្លូវទិន្នន័យ ជម្រៅផ្ទុះ ការជួញដូរស្តង់ដារ I/O )
• ជំនួយបឋម- Intel ផ្ទៀងផ្ទាត់ស្នូល IP ជាមួយនឹងគំរូពេលវេលាបឋមសម្រាប់គ្រួសារឧបករណ៍នេះ។ ស្នូល IP បំពេញតាមតម្រូវការមុខងារទាំងអស់ ប៉ុន្តែប្រហែលជានៅតែកំពុងស្ថិតក្រោមការវិភាគពេលវេលាសម្រាប់គ្រួសារឧបករណ៍។ អ្នកអាចប្រើវានៅក្នុងការរចនាផលិតកម្មដោយប្រុងប្រយ័ត្ន។
• ជំនួយចុងក្រោយ - Intel ផ្ទៀងផ្ទាត់ IP ជាមួយនឹងគំរូពេលវេលាចុងក្រោយសម្រាប់គ្រួសារឧបករណ៍នេះ។ IP បំពេញតាមតម្រូវការមុខងារ និងពេលវេលាទាំងអស់សម្រាប់គ្រួសារឧបករណ៍។ អ្នកអាចប្រើវានៅក្នុងការរចនាផលិតកម្ម។

ការគាំទ្រគ្រួសារឧបករណ៍ 4G Turbo-V IP

គ្រួសារឧបករណ៍	គាំទ្រ
Intel Agilex™	ជាមុន
Intel Arria® 10	ចុងក្រោយ
Intel Stratix® 10	ជាមុន
គ្រួសារឧបករណ៍ផ្សេងទៀត។	គ្មានការគាំទ្រ

ចេញផ្សាយព័ត៌មានសម្រាប់ 4G Turbo-V Intel FPGA IP

កំណែ Intel FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus® Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុង Intel Quartus Prime Design Suite កំណែ 19.2, Intel FPGA IP មានគ្រោងការណ៍កំណែថ្មី។ លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖

• X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
• Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
• Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។

ព័ត៌មានចេញផ្សាយ IP 4G Turbo-V

ធាតុ	ការពិពណ៌នា
កំណែ	1.0.0
កាលបរិច្ឆេទចេញផ្សាយ	ខែមេសា ឆ្នាំ 2020

ការអនុវត្ត 4G Turbo-V និងការប្រើប្រាស់ធនធាន

Intel បានបង្កើតការប្រើប្រាស់ធនធាន និងការអនុវត្តដោយចងក្រងការរចនាជាមួយនឹងកម្មវិធី Intel Quartus Prime v19.1 ។ ប្រើតែលទ្ធផលប្រហាក់ប្រហែលទាំងនេះសម្រាប់ការប៉ាន់ប្រមាណដំបូងនៃធនធាន FPGA (ឧ. ម៉ូឌុលតក្កវិជ្ជាអាដាប់ធ័រ (ALMs)) ដែលគម្រោងទាមទារ។ ប្រេកង់គោលដៅគឺ 300 MHz ។

ការប្រើប្រាស់ធនធានបង្កើនល្បឿន Downlink និងប្រេកង់អតិបរមាសម្រាប់ឧបករណ៍ Intel Arria 10

ម៉ូឌុល	fMAX (MHz)	ALMs	ALUTs	ចុះឈ្មោះ	អង្គចងចាំ (ប៊ីត)	ប្លុក RAM (M20K)	ប្លុក DSP
ឧបករណ៍បង្កើនល្បឿន Downlink	325.63	9,373	13,485	14,095	297,472	68	8
ឯកសារភ្ជាប់ CRC	325.63	39	68	114	0	0	0
ឧបករណ៍បំលែងកូដ Turbo	325.63	1,664	2,282	1154	16,384	16	0
អត្រាអ្នកផ្គូផ្គង	325.63	7,389	10,747	12,289	274,432	47	8
Subblock interleaver	325.63	2,779	3,753	5,559	52,416	27	0
អ្នកប្រមូលប៊ីត	325.63	825	1,393	2,611	118,464	13	4
ឧបករណ៍ជ្រើសរើសប៊ីតនិងកាត់ចេញ	325.63	3,784	5,601	4,119	103,552	7	4

ការប្រើប្រាស់ធនធានបង្កើនល្បឿន Uplink និងប្រេកង់អតិបរមាសម្រាប់ឧបករណ៍ Intel Arria 10

ម៉ូឌុល	fMAX (MHz)	ALMs	ចុះឈ្មោះ	អង្គចងចាំ (ប៊ីត)	ប្លុក RAM (M20K)	ប្លុក DSP
ឧបករណ៍បង្កើនល្បឿន Uplink	314.76	29480	30,280	868,608	71	0
Subblock deinterleaver	314.76	253	830	402,304	27	0
ឧបករណ៍ឌិកូដ Turbo	314.76	29,044	29,242	466,304	44	0

ការរចនាជាមួយនឹង 4G Turbo-V Intel FPGA IP

រចនាសម្ព័ន្ធថត IP 4G Turbo-V

អ្នកត្រូវតែដំឡើង IP ដោយដៃពីកម្មវិធីដំឡើង IP ។

រចនាសម្ព័ន្ធបញ្ជីដំឡើង

ការបង្កើត 4G Turbo-V IP

អ្នកអាចបង្កើត downlink ឬ uplink accelerator ។ សម្រាប់ឧបករណ៍បង្កើនល្បឿនឡើង សូមជំនួស dl ជាមួយ ul ក្នុងថត ឬ file ឈ្មោះ។

1. បើកកម្មវិធី Intel Quartus Prime Pro ។
2. ជ្រើសរើស File ➤ អ្នកជំនួយគម្រោងថ្មី។
3. ចុចបន្ទាប់។
4. បញ្ចូលឈ្មោះគម្រោង dl_fec_wrapper_top ហើយបញ្ចូលទីតាំងគម្រោង។
5. ជ្រើសរើសឧបករណ៍ Arria 10 ។
6. ចុច Finish ។
7. បើក dl_fec_wrapper_top.qpf file មាននៅថតគម្រោង អ្នកជំនួយគម្រោងលេចឡើង។
8. នៅលើផ្ទាំងអ្នករចនាវេទិកា៖
   • បង្កើត dl_fec_wrapper_top.ip file ដោយប្រើ hardware tcl file.
   • ចុចបង្កើត HDL ដើម្បីបង្កើតការរចនា files.
9. នៅលើផ្ទាំងបង្កើត សូមចុចបង្កើតប្រព័ន្ធលេងជាកីឡាករបម្រុង។
10. ចុច Add All ដើម្បីបន្ថែមការសំយោគ files ទៅគម្រោង។ នេះ។ files គឺនៅក្នុង src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth។
11. កំណត់ dl_fec_wrapper_top.v file ជាអង្គភាពកម្រិតកំពូល។
12. ចុច Start Compilation ដើម្បីចងក្រងគម្រោងនេះ។

ក្លែងធ្វើ 4G Turbo-V IP

ភារកិច្ចនេះគឺសម្រាប់ក្លែងធ្វើឧបករណ៍បង្កើនល្បឿនចុះក្រោម។ ដើម្បីក្លែងធ្វើឧបករណ៍បង្កើនល្បឿនឡើង ជំនួស dl ជាមួយ ul ក្នុងថតនីមួយៗ ឬ file ឈ្មោះ។

1. បើកកម្មវិធីត្រាប់តាម ModelSim 10.6d FPGA Edition ។
2. ផ្លាស់ប្តូរថតឯកសារទៅជា src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
3. ផ្លាស់ប្តូរ QUARTUS_INSTALL_DIR ទៅក្នុងថត Intel Quartus Prime របស់អ្នកនៅក្នុង msim_setup.tcl fileដែលស្ថិតនៅក្នុងថត \sim\mentor
4. បញ្ចូលពាក្យបញ្ជា do load_sim.tcl នៅក្នុងបង្អួចប្រតិចារិក។ ពាក្យបញ្ជានេះបង្កើតបណ្ណាល័យ files និងចងក្រង និងក្លែងធ្វើប្រភព files នៅក្នុង msim_setup.tcl file. វ៉ិចទ័រសាកល្បងគឺនៅក្នុង filename_update.sv ក្នុង​ថត \sim ។

នេះ។ fileអាប់ដេតឈ្មោះ File រចនាសម្ព័ន្ធ

• វ៉ិចទ័រតេស្តដែលត្រូវគ្នា។ files គឺនៅក្នុង sim\mentor\test_vectors
• Log.txt មានលទ្ធផលនៃរាល់កញ្ចប់តេស្ត។
• សម្រាប់កម្មវិធីបង្កើនល្បឿនចុះក្រោម អ៊ិនកូដឌ័រ_ប៉ាស_file.txt មានរបាយការណ៍ឆ្លងកាត់នៃរាល់លិបិក្រមនៃកញ្ចប់តេស្ត និងកម្មវិធីអ៊ិនកូដ_file_error.txt មានរបាយការណ៍បរាជ័យនៃរាល់លិបិក្រមនៃកញ្ចប់តេស្ត។
• សម្រាប់ឧបករណ៍បង្កើនល្បឿនឡើង Error_file.txt មានរបាយការណ៍បរាជ័យនៃរាល់លិបិក្រមនៃកញ្ចប់តេស្ត។

ការពិពណ៌នាមុខងារ 4G Turbo-V Intel FPGA IP

4G Turbo-V Intel FPGA IP រួមមានឧបករណ៍បង្កើនល្បឿនចុះក្រោម និងឧបករណ៍បង្កើនល្បឿនតំណ។

• ស្ថាបត្យកម្ម 4G Turbo-V នៅទំព័រ 9
• 4G Turbo-V Signals and Interfaces នៅទំព័រ 11
• ដ្យាក្រាមកំណត់ពេលវេលា 4G Turbo-V នៅទំព័រ 15
• 4G Turbo-V Latency and Throughput នៅទំព័រ 18

ស្ថាបត្យកម្ម 4G Turbo-V

4G Turbo-V Intel FPGA IP រួមមានឧបករណ៍បង្កើនល្បឿនចុះក្រោម និងឧបករណ៍បង្កើនល្បឿនតំណ។

ឧបករណ៍បង្កើនល្បឿន 4G Downlink

ឧបករណ៍បង្កើនល្បឿនចុះក្រោម 4G Turbo មានប្លុកកូដឯកសារភ្ជាប់ CRC និងឧបករណ៍បំប្លែង Turbo (Intel Turbo FPGA IP) និងឧបករណ៍ផ្គូផ្គងអត្រា។ ទិន្នន័យបញ្ចូលគឺធំទូលាយ 8 ប៊ីត ហើយទិន្នន័យលទ្ធផលគឺធំទូលាយ 24 ប៊ីត។ កម្មវិធីផ្គូផ្គងអត្រាមាន បី ប្លុក អន្តរការី អ្នកជ្រើសរើសប៊ីត និងអ្នកប្រមូលប៊ីត។

ឧបករណ៍បង្កើនល្បឿនចុះក្រោម 4G អនុវត្តការបិទកូដឯកសារភ្ជាប់ CRC ជាមួយនឹងក្បួនដោះស្រាយការគណនា CRC ប៉ារ៉ាឡែល 8 ប៊ីត។ ការបញ្ចូលទៅក្នុងប្លុកឯកសារភ្ជាប់ CRC គឺធំទូលាយ 8 ប៊ីត។ នៅក្នុងរបៀបធម្មតា ចំនួននៃការបញ្ចូលទៅក្នុងប្លុក CRC គឺ k-24 ដែល k គឺជាទំហំប្លុកដោយផ្អែកលើសន្ទស្សន៍ទំហំ។ លំដាប់ CRC បន្ថែមនៃ 24 ប៊ីតត្រូវបានភ្ជាប់ទៅប្លុកកូដចូលនៃទិន្នន័យនៅក្នុងប្លុកឯកសារភ្ជាប់ CRC ហើយបន្ទាប់មកបញ្ជូនទៅឧបករណ៍បំប្លែង Turbo ។ នៅក្នុងរបៀបផ្លូវវាង CRC ចំនួននៃការបញ្ចូលគឺ k ទំហំ 8-bit wide បញ្ជូនទៅប្លុក Turbo encoder ។

ឧបករណ៍បំលែងកូដ Turbo ប្រើលេខកូដ concatenated convolutional ស្របគ្នា។ ឧបករណ៍បំលែងកូដ convolutional អ៊ិនកូដលំដាប់ព័ត៌មានមួយ ហើយឧបករណ៍បំប្លែងបំរែបំរួលមួយផ្សេងទៀត អ៊ិនកូដកំណែអន្តរចន្លោះនៃលំដាប់ព័ត៌មាន។ ឧបករណ៍បំប្លែង Turbo មានឧបករណ៍បំលែងកូដ convolutional convolutional រដ្ឋចំនួន 8 និងលេខកូដ Turbo មួយនៅខាងក្នុង។ សម្រាប់ព័ត៌មានបន្ថែមអំពីឧបករណ៍បំប្លែង Turbo សូមមើលការណែនាំអ្នកប្រើប្រាស់ Turbo IP Core ។ អ្នកផ្គូផ្គងអត្រាត្រូវគ្នានឹងចំនួនប៊ីតនៅក្នុងប្លុកដឹកជញ្ជូនទៅនឹងចំនួនប៊ីតដែល IP បញ្ជូននៅក្នុងការចែកចាយនោះ។ ការបញ្ចូល និងលទ្ធផលរបស់អ្នកផ្គូផ្គងអត្រាគឺ 24 ប៊ីត។ IP កំណត់អត្រាការផ្គូផ្គងសម្រាប់បណ្តាញដឹកជញ្ជូនកូដ Turbo សម្រាប់ប្លុកកូដនីមួយៗ។ ឧបករណ៍ផ្គូផ្គងអត្រារួមមាន៖ ប្លុកអន្តរការី អ្នកប្រមូលប៊ីត និងឧបករណ៍ជ្រើសរើសប៊ីត។ ឧបករណ៍បង្កើនល្បឿនចុះក្រោម បង្កើតប្លុករងដែលភ្ជាប់សម្រាប់ស្ទ្រីមលទ្ធផលនីមួយៗពីការសរសេរកូដ Turbo ។ ស្ទ្រីមរួមមាន ស្ទ្រីមប៊ីត សារ ស្ទ្រីមប៊ីត ប៉ារីទី 1 និង ស្ទ្រីមប៊ីត ប៉ារីទី ទី 2 ។ ការបញ្ចូល និងលទ្ធផលនៃប្លុករងដែលបានបញ្ចូលគឺធំទូលាយ 24 ប៊ីត។ ឧបករណ៍ប្រមូលប៊ីតរួមបញ្ចូលគ្នានូវស្ទ្រីមដែលមកពីប្លុកអន្តរលីវឺរ។ ប្លុកនេះមានផ្ទុកនូវសតិបណ្ដោះអាសន្នដែលផ្ទុក៖

• សារ និងឧបករណ៍បំពេញដែលបើកដំណើរការប៊ីតពីប្លុករងដែលបានជ្រៀតចូល។
• ប្លុករងបានបញ្ចូលប៊ីតស្មើគ្នា និងប៊ីតបំពេញរៀងៗខ្លួន។

អ្នកប្រមូលប៊ីត

ឧបករណ៍បង្កើនល្បឿននៃបណ្តាញ 4G

ឧបករណ៍បង្កើនល្បឿនឡើងលើ 4G Turbo រួមមាន subblock deinterleaver និង turbo decoder (Intel Turbo FPGA IP)។

deinterleaver មានបីប្លុកដែលប្លុកពីរដំបូងគឺស៊ីមេទ្រីហើយប្លុកទីបីគឺខុសគ្នា។

ភាពយឺតយ៉ាវនៃសញ្ញាដែលត្រៀមរួចជាស្រេចគឺ 0 ។

Deinterleaver

ប្រសិនបើអ្នកបើករបៀប bypass សម្រាប់ subblock deinterleaver IP អានទិន្នន័យ ដូចដែលវាសរសេរទិន្នន័យនៅក្នុង memory blocks នៅក្នុងទីតាំងជាបន្តបន្ទាប់។ IP អានទិន្នន័យដូចជា និងនៅពេលដែលវាសរសេរទិន្នន័យដោយគ្មានការជ្រៀតជ្រែកណាមួយឡើយ។ ចំនួននៃទិន្នន័យបញ្ចូលទៅក្នុង subblock deinterleaver គឺ K_π ក្នុងទម្រង់ bypass ហើយប្រវែងទិន្នន័យលទ្ធផលគឺ k ទំហំ (k គឺជាទំហំប្លុកកូដដោយផ្អែកលើតម្លៃ cb_size_index)។ ភាពយឺតយ៉ាវនៃទិន្នន័យលទ្ធផលនៃប្លុករង deinterleaver អាស្រ័យលើទំហំប្លុកបញ្ចូល K_π ។ IP អានទិន្នន័យតែបន្ទាប់ពីអ្នកសរសេរទំហំប្លុកកូដ K_π នៃទិន្នន័យបញ្ចូល។ ដូច្នេះ ភាពយឺតយ៉ាវនៃលទ្ធផលក៏រួមបញ្ចូលពេលវេលាសរសេរផងដែរ។ ភាពយឺតយ៉ាវនៅក្នុងទិន្នន័យទិន្នផល interleaver ប្លុករងគឺ K_π+17 ។ ឧបករណ៍ឌិកូដ Turbo គណនាលំដាប់បញ្ជូនដែលទំនងបំផុត ដោយផ្អែកលើ sampដែលវាទទួលបាន។ សម្រាប់ការពន្យល់លម្អិត សូមមើលការណែនាំអ្នកប្រើប្រាស់ Turbo Core IP ។ ការ​ឌិកូដ​កូដ​កែ​កំហុស​គឺ​ជា​ការ​ប្រៀបធៀប​ប្រូបាប៊ីលីតេ​សម្រាប់​កូដ​បដិវត្តន៍​ខុស​គ្នា។ ឧបករណ៍ឌិកូដ Turbo មានឧបករណ៍ឌិកូដ Soft-in Soft-out (SISO) ចំនួនពីរ ដែលដំណើរការម្តងហើយម្តងទៀត។ លទ្ធផលនៃទីមួយ (កម្មវិធីឌិកូដខាងលើ) បញ្ចូលទៅក្នុងទីពីរដើម្បីបង្កើតការឌិកូដ Turbo ម្តងទៀត។ Interleaver និង deinterleaver រារាំងទិន្នន័យលំដាប់ឡើងវិញនៅក្នុងដំណើរការនេះ។

ព័ត៌មានពាក់ព័ន្ធ
មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Turbo IP Core

4G Turbo-V សញ្ញា និងចំណុចប្រទាក់

ឧបករណ៍បង្កើនល្បឿន

Downlink សញ្ញាបង្កើនល្បឿន

ឈ្មោះសញ្ញា	ទិសដៅ	ទទឹងប៊ីត	ការពិពណ៌នា
clk	បញ្ចូល	1	ការបញ្ចូលនាឡិកា 300 MHz ។ រាល់សញ្ញាចំណុចប្រទាក់ Turbo-V IP ត្រូវបានធ្វើសមកាលកម្មទៅនឹងនាឡិកានេះ។
reset_n	បញ្ចូល	1	កំណត់តក្កវិជ្ជាខាងក្នុងនៃ IP ទាំងមូលឡើងវិញ។
sink_valid	បញ្ចូល	1	អះអាងនៅពេលដែលទិន្នន័យនៅ sink_data មានសុពលភាព។ នៅពេលដែល sink_valid មិនត្រូវបានអះអាងទេ IP នឹងដំណើរការរហូតដល់ sink_valid ត្រូវបានអះអាងឡើងវិញ។
sink_data	បញ្ចូល	8	ជាធម្មតាផ្ទុកនូវព័ត៌មានភាគច្រើនដែលត្រូវបានផ្ទេរ។
sink_sop	បញ្ចូល	1	បង្ហាញពីការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មានចូល
sink_eop	បញ្ចូល	1	ចង្អុលបង្ហាញចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មានចូល
sink_រួចរាល់	ទិន្នផល	1	បង្ហាញពីពេលដែល IP អាចទទួលយកទិន្នន័យ
Sink_error	បញ្ចូល	2	របាំងពីរប៊ីតដើម្បីបង្ហាញពីកំហុសដែលប៉ះពាល់ដល់ទិន្នន័យដែលបានផ្ទេរក្នុងវដ្តបច្ចុប្បន្ន។
Crc_enable	បញ្ចូល	1	បើកដំណើរការប្លុក CRC
Cb_size_index	បញ្ចូល	8	បញ្ចូលកូដប្លុកទំហំ K
sink_rm_out_size	បញ្ចូល	20	វាយតម្លៃទំហំប្លុកលទ្ធផលអ្នកផ្គូផ្គង ដែលត្រូវគ្នានឹង E.
sink_code_blocks	បញ្ចូល	15	ទំហំទ្រនាប់ទន់សម្រាប់ប្លុកកូដបច្ចុប្បន្ន Ncb
sink_rv_idx	បញ្ចូល	2	លិបិក្រមកំណែដែលលែងត្រូវការតទៅទៀត (0,1,2 ឬ 3)
sink_rm_bypass	បញ្ចូល	1	បើក​មុខងារ​រំលង​ក្នុង​កម្មវិធី​ផ្គូផ្គង​អត្រា
sink_filler_bits	បញ្ចូល	6	ចំនួននៃការបំពេញខាំ IP បញ្ចូលនៅឧបករណ៍បញ្ជូន នៅពេលដែល IP អនុវត្តការបែងចែកប្លុកកូដ។
ប្រភព_ត្រឹមត្រូវ។	ទិន្នផល	1	អះអាងដោយ IP នៅពេលដែលមានទិន្នន័យត្រឹមត្រូវដើម្បីបញ្ចេញ។
បន្ត…

ឈ្មោះសញ្ញា	ទិសដៅ	ទទឹងប៊ីត	ការពិពណ៌នា
ប្រភព_ទិន្នន័យ	ទិន្នផល	24	ផ្ទុកព័ត៌មានភាគច្រើនដែលបានផ្ទេរ។ ព័ត៌មាន​នេះ​មាន​នៅ​កន្លែង​ដែល​មាន​ការ​អះអាង​ត្រឹមត្រូវ។
ប្រភព_sop	ទិន្នផល	1	បង្ហាញពីការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន។
ប្រភព_eop	ទិន្នផល	1	បង្ហាញពីចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាន។
ប្រភព_រួចរាល់	បញ្ចូល	1	ការទទួលទិន្នន័យមានសុពលភាពដែលសញ្ញាដែលត្រៀមរួចជាស្រេចត្រូវបានអះអាង។
source_error	ទិន្នផល	2	សញ្ញាកំហុសត្រូវបានផ្សព្វផ្សាយពីកម្មវិធីអ៊ិនកូដ Turbo ដែលបង្ហាញពីការបំពានពិធីការ Avalon-ST នៅផ្នែកខាងប្រភព • 00: គ្មានកំហុស • 01៖ បាត់កញ្ចប់ព័ត៌មានចាប់ផ្តើម • 10៖ បាត់កញ្ចប់ព័ត៌មាន • 11: ការបញ្ចប់នៃកញ្ចប់ព័ត៌មានដែលមិនបានរំពឹងទុក ប្រភេទផ្សេងទៀតនៃកំហុសអាចត្រូវបានសម្គាល់ថា 11 ផងដែរ។
ប្រភព_blk_size	ទិន្នផល	13	ទំហំប្លុកកូដលទ្ធផល K

ចំណុចប្រទាក់បង្កើនល្បឿន Uplink

សញ្ញាបង្កើនល្បឿន Uplink

សញ្ញា	ទិសដៅ	ទទឹងប៊ីត	ការពិពណ៌នា
clk	បញ្ចូល	1	ការបញ្ចូលនាឡិកា 300 MHz ។ រាល់សញ្ញាចំណុចប្រទាក់ Turbo-V IP ត្រូវបានធ្វើសមកាលកម្មទៅនឹងនាឡិកានេះ។
reset_n	បញ្ចូល	1	កំណត់ឡើងវិញនៃសញ្ញានាឡិកាបញ្ចូល
sink_valid	បញ្ចូល	1	ការបញ្ចូលការស្ទ្រីម Avalon មានសុពលភាព
sink_data	បញ្ចូល	24	Avalon ស្ទ្រីមទិន្នន័យបញ្ចូល
sink_sop	បញ្ចូល	1	ការបញ្ចូល​ការ​ស្ទ្រីម Avalon ចាប់ផ្តើម​នៃកញ្ចប់ព័ត៌មាន
sink_eop	បញ្ចូល	1	ការបញ្ចូលការស្ទ្រីម Avalon ចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាន
បន្ត…

សញ្ញា	ទិសដៅ	ទទឹងប៊ីត	ការពិពណ៌នា
sink_រួចរាល់	បញ្ចូល	1	ការបញ្ចូលស្ទ្រីម Avalon រួចរាល់ហើយ។
conf_valid	បញ្ចូល	1	បញ្ចូល​ការ​កំណត់​រចនាសម្ព័ន្ធ​បំពង់​ត្រឹមត្រូវ។
cb_size_index	បញ្ចូល	8	សន្ទស្សន៍​កំណត់​ទំហំ​ប្លុក
max_iteration	បញ្ចូល	5	ការធ្វើម្តងទៀតអតិបរមា
rm_bypass	បញ្ចូល	1	បើកមុខងារផ្លូវវាង
sel_CRC24A	បញ្ចូល	1	បញ្ជាក់ប្រភេទ CRC ដែលអ្នកត្រូវការសម្រាប់ប្លុកទិន្នន័យបច្ចុប្បន្ន៖ • 0: CRC24A • 1: CRC24B
conf_រួចរាល់	បញ្ចូល	1	ប្រអប់បញ្ចូលការកំណត់រចនាសម្ព័ន្ធរួចរាល់
ប្រភព_ត្រឹមត្រូវ។	ទិន្នផល	1	លទ្ធផលស្ទ្រីម Avalon មានសុពលភាព
ប្រភព_ទិន្នន័យ	ទិន្នផល	16	ទិន្នន័យលទ្ធផលស្ទ្រីម Avalon
ប្រភព_sop	ទិន្នផល	1	លទ្ធផល​នៃ​ការ​ស្ទ្រីម Avalon ចាប់ផ្តើម​នៃកញ្ចប់ព័ត៌មាន
ប្រភព_eop	ទិន្នផល	1	ចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាននៃការស្ទ្រីម Avalon
source_error	ទិន្នផល	2	សញ្ញាបញ្ហាដែលបង្ហាញពីការបំពានពិធីការស្ទ្រីម Avalon នៅផ្នែកខាងប្រភព៖ • 00: គ្មានកំហុស • 01៖ បាត់កញ្ចប់ព័ត៌មានចាប់ផ្តើម • 10៖ បាត់កញ្ចប់ព័ត៌មាន • 11: ការបញ្ចប់នៃកញ្ចប់ព័ត៌មានដែលមិនបានរំពឹងទុក ប្រភេទផ្សេងទៀតនៃកំហុសអាចត្រូវបានសម្គាល់ថា 11 ផងដែរ។
ប្រភព_រួចរាល់	ទិន្នផល	1	លទ្ធផលស្ទ្រីម Avalon រួចរាល់ហើយ។
CRC_type	ទិន្នផល	1	បង្ហាញពីប្រភេទនៃ CRC ដែលត្រូវបានប្រើសម្រាប់ប្លុកទិន្នន័យបច្ចុប្បន្ន៖ • 0: CRC24A • 1: CRC24B
ប្រភព_blk_size	ទិន្នផល	13	បញ្ជាក់ទំហំប្លុកចេញ
CRC_pass	ទិន្នផល	1	បង្ហាញថាតើ CRC ទទួលបានជោគជ័យដែរឬទេ៖ • 0: បរាជ័យ • 1: ឆ្លងកាត់
ប្រភព_iter	ទិន្នផល	5	បង្ហាញចំនួននៃការធ្វើឡើងវិញពាក់កណ្តាល បន្ទាប់ពីនោះឧបករណ៍ឌិកូដ Turbo ឈប់ដំណើរការប្លុកទិន្នន័យបច្ចុប្បន្ន។

ចំណុចប្រទាក់ស្ទ្រីម Avalon នៅក្នុង DSP Intel FPGA IP
ចំណុចប្រទាក់ស្ទ្រីម Avalon កំណត់ពិធីការស្តង់ដារ បត់បែន និងម៉ូឌុលសម្រាប់ការផ្ទេរទិន្នន័យពីចំណុចប្រទាក់ប្រភពទៅចំណុចប្រទាក់លិច។ ចំណុចប្រទាក់បញ្ចូលគឺជាអាងស្ទ្រីម Avalon ហើយចំណុចប្រទាក់លទ្ធផលគឺជាប្រភពស្ទ្រីម Avalon ។ ចំណុចប្រទាក់ស្ទ្រីម Avalon គាំទ្រការផ្ទេរកញ្ចប់ព័ត៌មានជាមួយកញ្ចប់ព័ត៌មានដែលជ្រៀតជ្រែកឆ្លងកាត់បណ្តាញជាច្រើន។ សញ្ញាចំណុចប្រទាក់ស្ទ្រីម Avalon អាចពណ៌នាអំពីចំណុចប្រទាក់ស្ទ្រីមប្រពៃណីដែលគាំទ្រការស្ទ្រីមតែមួយនៃទិន្នន័យដោយគ្មានចំណេះដឹងអំពីឆានែលឬព្រំដែនកញ្ចប់។ ចំណុចប្រទាក់បែបនេះជាធម្មតាមានទិន្នន័យ រួចរាល់ និងសញ្ញាត្រឹមត្រូវ។ ចំណុចប្រទាក់ស្ទ្រីម Avalon ក៏អាចគាំទ្រពិធីការស្មុគ្រស្មាញបន្ថែមទៀតសម្រាប់ការផ្ទេរកញ្ចប់ព័ត៌មាន និងការផ្ទេរកញ្ចប់ព័ត៌មានជាមួយកញ្ចប់ព័ត៌មានដែលជ្រៀតចូលតាមបណ្តាញជាច្រើន។ ចំណុចប្រទាក់ស្ទ្រីម Avalon ធ្វើសមកាលកម្មការរចនាពហុឆានែល ដែលអនុញ្ញាតឱ្យអ្នកសម្រេចបាននូវការអនុវត្តពហុពេលវេលាប្រកបដោយប្រសិទ្ធភាព ដោយមិនចាំបាច់អនុវត្តតក្កវិជ្ជាគ្រប់គ្រងស្មុគស្មាញ។ ចំណុចប្រទាក់ស្ទ្រីម Avalon គាំទ្រ backpressure ដែលជាយន្តការគ្រប់គ្រងលំហូរដែលលិចអាចផ្តល់សញ្ញាទៅប្រភពដើម្បីបញ្ឈប់ការបញ្ជូនទិន្នន័យ។ លិចជាធម្មតាប្រើ backpressure ដើម្បីបញ្ឈប់លំហូរទិន្នន័យនៅពេលដែល FIFO buffers របស់វាពេញ ឬនៅពេលដែលវាមានការកកស្ទះនៅលើទិន្នផលរបស់វា។

ព័ត៌មានពាក់ព័ន្ធ
ភាពជាក់លាក់នៃចំណុចប្រទាក់ Avalon

ដ្យាក្រាមកំណត់ពេលវេលា 4G Turbo-V

ដ្យាក្រាមកំណត់ពេលវេលាសម្រាប់សរសេរតក្កវិជ្ជាជាមួយ Codeblock 40

IP៖

• ដាក់ ​​null 20 bits ក្នុងជួរឈរ 0 ដល់ 19 ហើយសរសេរ data bits ពី column 20។
• សរសេរ 44 ប៊ីតទាំងអស់ទៅក្នុងអង្គចងចាំក្នុង 6 វដ្តនាឡិកា។
• សរសេរប៊ីតបញ្ចប់ trellis ចូលទៅក្នុងជួរឈរ 28 ដល់ 31 ។
• បង្កើនការសរសេរអាសយដ្ឋានសម្រាប់ជួរនីមួយៗ។
• បង្កើតសញ្ញាបើកដំណើរការសម្រាប់ RAM បុគ្គលចំនួន 8 ក្នុងពេលតែមួយ។

IP មិនសរសេរ filler bits ទៅក្នុង RAM ទេ។ ផ្ទុយទៅវិញ IP ទុកកន្លែងដាក់សម្រាប់តម្រងប៊ីតនៅក្នុង RAM ហើយបញ្ចូលប៊ីត NULL ទៅក្នុងលទ្ធផលក្នុងអំឡុងពេលដំណើរការអាន។ ការសរសេរដំបូងចាប់ផ្តើមពីជួរទី 20 ។

ដ្យាក្រាមកំណត់ពេលសម្រាប់អានតក្កវិជ្ជាជាមួយ Codeblock 40

សម្រាប់ការអាននីមួយៗ អ្នកឃើញ 8 ប៊ីតក្នុងវដ្តនាឡិកាមួយ ប៉ុន្តែមានតែពីរប៊ីតប៉ុណ្ណោះដែលមានសុពលភាព។ IP សរសេរប៊ីតទាំងពីរនេះទៅក្នុង shift register ។ នៅពេលដែល IP បង្កើត 8 ប៊ីត វាបញ្ជូនពួកវាទៅចំណុចប្រទាក់លទ្ធផល។

ដ្យាក្រាមកំណត់ពេលវេលាសម្រាប់សរសេរតក្កវិជ្ជាជាមួយ Codeblock 6144

ប៊ីតបំពេញគឺចាប់ពីជួរឈរ 0 ដល់ 27 ហើយប៊ីតទិន្នន័យគឺមកពីជួរទី 28 ។ IP៖

• សរសេរ 6,148 ប៊ីតទាំងអស់ទៅក្នុងអង្គចងចាំក្នុង 769 វដ្តនាឡិកា។
• សរសេរប៊ីតបញ្ចប់ trellis ចូលទៅក្នុងជួរឈរ 28 ដល់ 31 ។
• បង្កើនការសរសេរអាសយដ្ឋានសម្រាប់ជួរនីមួយៗ។
• បង្កើត​សញ្ញា​អនុញ្ញាត​សរសេរ​ដែល​បាន​បង្កើត​សម្រាប់ RAM បុគ្គល​ចំនួន 8 ក្នុង​ពេល​តែ​មួយ។

IP មិនសរសេរ filler bits ទៅក្នុង RAM ទេ។ ជំនួសមកវិញ IP ទុកកន្លែងដាក់សម្រាប់ត្រងប៊ីតនៅក្នុង RAM ហើយបញ្ចូលប៊ីត NULL ទៅក្នុងលទ្ធផលក្នុងអំឡុងពេលដំណើរការអាន។ ការសរសេរដំបូងចាប់ផ្តើមពីជួរទី 28 ។

ដ្យាក្រាមកំណត់ពេលសម្រាប់អានតក្កវិជ្ជាជាមួយ Codeblock 6144

នៅផ្នែកអាន ការអាននីមួយៗផ្តល់ 8 ប៊ីត។ ខណៈពេលដែលអានជួរទី 193 IP អាន 8 ប៊ីត ប៉ុន្តែមានតែប៊ីតមួយប៉ុណ្ណោះដែលមានសុពលភាព។ IP បង្កើតបានប្រាំបីប៊ីតជាមួយនឹងការចុះឈ្មោះផ្លាស់ប្តូរ ហើយបញ្ជូនវាចេញដោយការអានពីជួរបន្ទាប់។

ដ្យាក្រាមកំណត់ពេលវេលាបញ្ចូល

ដ្យាក្រាមកំណត់ពេលវេលាទិន្នផល

4G Turbo-V Latency និងឆ្លងកាត់

ភាពយឺតយ៉ាវត្រូវបានវាស់រវាងការបញ្ចូលកញ្ចប់ព័ត៌មានដំបូង SOP ដើម្បីបញ្ចេញកញ្ចប់ព័ត៌មានដំបូង SOP ។ ពេលវេលាដំណើរការត្រូវបានវាស់រវាងការបញ្ចូល SOP កញ្ចប់ដំបូងដើម្បីចេញកញ្ចប់ចុងក្រោយ EOP ។

ឧបករណ៍បង្កើនល្បឿន Downlink
លំហូរចេញគឺជាអត្រាដែល IP អាចបូមបញ្ចូលទៅក្នុងឧបករណ៍បង្កើនល្បឿនចុះក្រោម ដូចដែលវារួចរាល់។

Downlink Accelerator Latency, Processing time, and throughput
ជាមួយនឹងទំហំ K អតិបរមាគឺ 6,144 និងទំហំ E នៃ 11,522 ។ ពេលវេលាដំណើរការត្រូវបានវាស់សម្រាប់ 13 ប្លុកកូដ។ ល្បឿននាឡិកាគឺ 300 MHz ។

K	E	ភាពយឺតយ៉ាវ		ពេលវេលាដំណើរការ		ច្រកចូល
		(វដ្ត)	(ពួកយើង)	(វដ្ត)	(ពួកយើង)	(%)
6,144	11,552	3,550	11.8	14,439	48.13	95

ភាពយឺតយ៉ាវ និងការគណនាពេលវេលាដំណើរការ

• តួរលេខបង្ហាញពីនីតិវិធីក្នុងការគណនាភាពយឺតយ៉ាវ ពេលវេលាដំណើរការ និងដំណើរការ។

ទំហំ K ធៀបនឹង ភាពយឺតយ៉ាវ

ទំហំ K ធៀបនឹង ភាពយឺតយ៉ាវ

• k=40 ដល់ 1408

Uplink Accelerator Latency និងពេលវេលាដំណើរការ

• ជាមួយនឹងលេខអតិបរិមា = 6. ល្បឿននាឡិកាគឺ 300 MHz ។
  

  K	E	ភាពយឺតយ៉ាវ		ពេលវេលាដំណើរការ
  		(វដ្ត)	(ពួកយើង)	(វដ្ត)	(ពួកយើង)
  86	40	316	1.05	318	1.06
  34,560	720	2,106	7.02	2,150	7.16
  34,560	1,408	3,802	12.67	3,889	12.96
  34,560	1,824	4,822	16.07	4,935	16.45
  28,788	2,816	7,226	24.08	7,401	24.67
  23,742	3,520	8,946	29.82	9,165	30.55
  34,560	4,032	10,194	33.98	10,445	34.81
  26,794	4,608	11,594	38.64	11,881	39.60
  6,480	5,504	13,786	45.95	14,129	47.09
  12,248	6,144	15,338	51.12	15,721	52.40

Uplink Accelerator Latency និងពេលវេលាដំណើរការ

• ជាមួយនឹងលេខអតិបរិមា = 8

K	E	ភាពយឺតយ៉ាវ		ពេលវេលាដំណើរការ
		(វដ្ត)	(ពួកយើង)	(វដ្ត)	(ពួកយើង)
86	40	366	1.22	368	1.22
34,560	720	2,290	7.63	2,334	7.78
34,560	1,408	4,072	13.57	4,159	13.86
34,560	1,824	5,144	17.14	5,257	17.52
28,788	2,816	7,672	25.57	7,847	26.15
បន្ត…

23,742	3,520	9,480	31.6	9,699	32.33
34,560	4,032	10,792	35.97	11,043	36.81
26,794	4,608	12,264	40.88	12,551	41.83
6,480	5,504	14,568	48.56	14,911	49.70
12,248	6,144	16,200	54	16,583	55.27

ទំហំ K ទល់នឹង ភាពយឺតយ៉ាវ

• សម្រាប់ max_iter=6

រូបភាពទី 19. ទំហំ K ធៀបនឹងពេលវេលាដំណើរការ

• សម្រាប់ max_iter=6

ទំហំ K ទល់នឹង ភាពយឺតយ៉ាវ

• សម្រាប់ max_iter=8

ទំហំ K ធៀបនឹងពេលវេលាដំណើរការ

• សម្រាប់ max_iter=8

ប្រវត្តិកែប្រែឯកសារសម្រាប់ 4G Turbo-V Intel FPGA មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP

កាលបរិច្ឆេទ	កំណែ IP	កំណែកម្មវិធី Intel Quartus Prime	ការផ្លាស់ប្តូរ
2020.11.18	1.0.0	20.1	តារាងត្រូវបានដកចេញ ការអនុវត្ត 4G Turbo-V និងការប្រើប្រាស់ធនធាន
2020.06.02	1.0.0	20.1	ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ឯកសារ/ធនធាន

Intel 4G Turbo-V FPGA IP [pdf] ការណែនាំអ្នកប្រើប្រាស់ 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់