25G Ethernet Intel® FPGA IP Release Notes
ការណែនាំអ្នកប្រើប្រាស់
25G Ethernet Intel FPGA IP Release Notes (ឧបករណ៍ Intel Agilex)
កំណែ Intel® FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus® Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុង Intel Quartus Prime Design Suite កំណែ 19.2, Intel FPGA IP មានគ្រោងការណ៍កំណែថ្មី។
លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖
- X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
- Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
- Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។
១.១. 1.1G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 1. v1.0.0 2022.09.26
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 22.3 | បានបន្ថែមការគាំទ្រសម្រាប់គ្រួសារឧបករណ៍ Intel Agilex™ F-tile ។ • មានតែល្បឿន 25G ប៉ុណ្ណោះដែលត្រូវបានគាំទ្រ។ • 1588 Precision Time Protocol មិនត្រូវបានគាំទ្រទេ។ |
— |
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
អាយអេសអូ
១៦:៩
បានចុះឈ្មោះ
25G Ethernet Intel FPGA IP Release Notes (ឧបករណ៍ Intel Stratix 10)
ប្រសិនបើចំណាំចេញផ្សាយមិនមានសម្រាប់កំណែ IP ជាក់លាក់ទេ IP មិនមានការផ្លាស់ប្តូរនៅក្នុងកំណែនោះ។ សម្រាប់ព័ត៌មានស្តីពីការចេញផ្សាយការអាប់ដេត IP ដល់ v18.1 សូមយោងទៅលើ Intel Quartus Prime Design Suite Update Release Notes។
កំណែ Intel FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុងកម្មវិធី Intel Quartus Prime Design Suite កំណែ 19.2, Intel
FPGA IP មានគ្រោងការណ៍កំណែថ្មី។
លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖
- X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
- Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
- Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។
ព័ត៌មានពាក់ព័ន្ធ
- កំណត់ចំណាំការចេញផ្សាយកំណែអាប់ដេត Intel Quartus Prime Design Suite
- បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP 25G Ethernet Intel Stratix®10 FPGA
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
- Errata សម្រាប់ 25G Ethernet Intel FPGA IP នៅក្នុងមូលដ្ឋានចំណេះដឹង
១.១. 2.1G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 2. v19.4.1 2020.12.14
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 20.4 | ប្រវែងពិនិត្យបច្ចុប្បន្នភាពលើស៊ុម VLAN៖ • នៅក្នុងកំណែមុននៃ 25G Ethernet Intel FPGA IP កំហុសស៊ុមធំត្រូវបានអះអាង នៅពេលដែលលក្ខខណ្ឌខាងក្រោមត្រូវបានបំពេញ៖ 1. VLAN ក. ការរកឃើញ VLAN ត្រូវបានបើក។ ខ. IP បញ្ជូន/ទទួលស៊ុមដែលមានប្រវែងស្មើនឹងប្រវែងស៊ុម TX/RX អតិបរមា បូកនឹង 1 ទៅ 4 octets ។ 2. SVLAN ក. ការរកឃើញ SVLAN ត្រូវបានបើក។ ខ. IP បញ្ជូន/ទទួលស៊ុមដែលមានប្រវែងស្មើនឹងប្រវែងស៊ុម TX/RX អតិបរមា បូកនឹង 1 ទៅ 8 octets ។ • នៅក្នុងកំណែនេះ IP ត្រូវបានធ្វើបច្ចុប្បន្នភាពដើម្បីកែឥរិយាបថនេះ។ |
— |
| បានធ្វើបច្ចុប្បន្នភាពចំណុចប្រទាក់ដែលបានគូសផែនទីមេម៉ូរី Avalon® ចូលប្រើចំណុចប្រទាក់ status_* ដើម្បីការពារការអស់ពេលនៃការចងចាំ Avalon កំឡុងពេលអានទៅអាសយដ្ឋានដែលមិនមាន៖ • នៅក្នុងកំណែមុននៃ 25G Ethernet Intel FPGA IP ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ Avalon អានទៅអាសយដ្ឋានដែលមិនមាននៅលើចំណុចប្រទាក់ status_* នឹងអះអាង status_waitrequest រហូតដល់ Avalon memorymapped master's អស់ពេល។ ឥឡូវនេះបញ្ហាត្រូវបានជួសជុលដើម្បីកុំឱ្យរង់ចាំការស្នើសុំនៅពេលអាសយដ្ឋានដែលមិនមានត្រូវបានចូលប្រើ។ |
— | |
| វ៉ារ្យ៉ង់ដែលបានបើក RS-FEC ឥឡូវនេះគាំទ្រការបញ្ជូន 100% ។ | — |
១.១. 2.2G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 3. v19.4.0 2019.12.16
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 19.4 | ការផ្លាស់ប្តូរឥរិយាបថ rx_am_lock៖ • នៅក្នុងកំណែមុនៗនៃ 25G Ethernet Intel FPGA IP សញ្ញា rx_am_lock មានដំណើរការដូចគ្នានឹង rx_block_lock នៅគ្រប់វ៉ារ្យ៉ង់ទាំងអស់។ • នៅក្នុងកំណែនេះ សម្រាប់បំរែបំរួល IP ដែលបានបើក RSFEC ឥឡូវនេះ rx_am_lock អះអាងនៅពេលការចាក់សោការតម្រឹមត្រូវបានសម្រេច។ សម្រាប់វ៉ារ្យ៉ង់ដែលមិនបានបើក RSFEC rx_am_lock នៅតែដំណើរការដូចគ្នានឹង rx_block_lock ។ |
សញ្ញាចំណុចប្រទាក់ rx_am_lock មានឥរិយាបទខុសពីកំណែមុនសម្រាប់វ៉ារ្យ៉ង់ដែលបានបើក RSFEC ។ |
| បានធ្វើបច្ចុប្បន្នភាព RX MAC Start of Packet៖ • នៅក្នុងកំណែមុន RX MAC ពិនិត្យតែតួអក្សរ START ដើម្បីកំណត់ការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន។ • នៅក្នុងកំណែនេះ RX MAC ឥឡូវនេះពិនិត្យមើលកញ្ចប់ព័ត៌មានចូលសម្រាប់ Start of Frame Delimiter (SFD) បន្ថែមពីលើតួអក្សរ START តាមលំនាំដើម។ • ប្រសិនបើរបៀបឆ្លងកាត់បុព្វកថាត្រូវបានបើកដំណើរការ MAC ពិនិត្យតែតួអក្សរ START ដើម្បីអនុញ្ញាតឱ្យមានបុព្វបទផ្ទាល់ខ្លួន។ |
— | |
| បានបន្ថែមការចុះឈ្មោះថ្មី ដើម្បីបើកការត្រួតពិនិត្យជាមុន៖ • នៅក្នុងការចុះឈ្មោះ RX MAC ការចុះឈ្មោះនៅអុហ្វសិត 0x50A [4] អាចត្រូវបានសរសេរទៅលេខ 1 ដើម្បីបើកដំណើរការពិនិត្យបុព្វបទ។ ការចុះឈ្មោះនេះគឺ "មិនខ្វល់" នៅពេលដែលការឆ្លងកាត់បុព្វកថាត្រូវបានបើកដំណើរការ។ |
— |
១.១. 2.3G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 4. v19.3.0 2019.09.30
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 19.3 | សម្រាប់វ៉ារ្យ៉ង់ MAC + PCS + PMA ឈ្មោះម៉ូឌុលរុំឧបករណ៍បញ្ជូនត្រូវបានបង្កើតជាឌីណាមិក។ វាការពារការប៉ះទង្គិចគ្នានៃម៉ូឌុលដែលមិនចង់បាន ប្រសិនបើករណីជាច្រើននៃ IP កំពុងត្រូវបានប្រើប្រាស់នៅក្នុងប្រព័ន្ធមួយ។ | — |
១.១. 2.4G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 5. v19.2.0 2019.07.01
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 19.2 | រចនា Example សម្រាប់ 25G Ethernet Intel FPGA IP៖ • បានធ្វើបច្ចុប្បន្នភាពជម្រើសឧបករណ៍អភិវឌ្ឍន៍គោលដៅសម្រាប់ឧបករណ៍ Intel Stratix® 10 ពី Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit ទៅ Intel Stratix 10 10 GX Signal Integrity L-Tile (ផលិតកម្ម) កញ្ចប់អភិវឌ្ឍន៍។ |
— |
១.១. 2.5G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 6. v19.1 មេសា 2019
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| បានបន្ថែមមុខងារថ្មី—របៀបសម្របខ្លួនសម្រាប់ RX PMA Adaptation៖ • បានបន្ថែមប៉ារ៉ាម៉ែត្រថ្មី—បើកដំណើរការការសម្របខ្លួនដោយស្វ័យប្រវត្តិសម្រាប់របៀប RX PMA CTLE/DFE ។ |
ការផ្លាស់ប្តូរទាំងនេះគឺស្រេចចិត្ត។ ប្រសិនបើអ្នកមិនដំឡើង IP core របស់អ្នកទេ វាមិនមានមុខងារថ្មីនេះទេ។ |
| បានប្តូរឈ្មោះប៉ារ៉ាម៉ែត្រ Enable Altera Debug Master Endpoint (ADME) ដើម្បីបើកដំណើរការ Native PHY Debug Master Endpoint (NPDME) ដូចដែល Intel rebranding នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition ។ កម្មវិធី Intel Quartus Prime Standard Edition នៅតែប្រើ Enable Altera Debug Master Endpoint (ADME)។ | — |
១.១. 2.6G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 7. កំណែ 18.1 ខែកញ្ញា 2018
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| បានបន្ថែមមុខងារថ្មី - Elective PMA៖ • បានបន្ថែមប៉ារ៉ាម៉ែត្រថ្មី—Core Variants។ |
ការផ្លាស់ប្តូរទាំងនេះគឺស្រេចចិត្ត។ ប្រសិនបើអ្នកមិនធ្វើឱ្យប្រសើរឡើង IP ស្នូលរបស់អ្នកទេ វាមិនមានលក្ខណៈពិសេសថ្មីទាំងនេះទេ។ |
| • បានបន្ថែមសញ្ញាថ្មីសម្រាប់ 1588 Precision Time Protocol Interface—latency_sclk។ | |
| រចនា Example សម្រាប់ 25G Ethernet Intel FPGA IP៖ បានប្តូរឈ្មោះជម្រើសឧបករណ៍អភិវឌ្ឍន៍គោលដៅសម្រាប់ឧបករណ៍ Intel Stratix 10 ពី Stratix 10 GX FPGA Development Kit ទៅ Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit។ |
— |
ព័ត៌មានពាក់ព័ន្ធ
- មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP
- 25G Ethernet Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
- Errata សម្រាប់ 25G Ethernet IP core នៅក្នុង Knowledge Base
១.១. 2.7G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 8. កំណែ 18.0 ឧសភា 2018
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| ការចេញផ្សាយដំបូងសម្រាប់ឧបករណ៍ Intel Stratix 10 ។ | — |
២.៨. បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP 2.8G Ethernet Intel Stratix 25 FPGA
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។
ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
| កំណែ Intel Quartus Prime | កំណែស្នូល IP | ការណែនាំអ្នកប្រើប្រាស់ |
| 20.3 | 19.4.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 20.1 | 19.4.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.4 | 19.4.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.3 | 19.3.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.2 | 19.2.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 19.1 | 19.1 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 18.1 | 18.1 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
| 18.0 | 18.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Stratix 10 FPGA IP |
២.៩. 2.9G Ethernet Intel Stratix 25 FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។
ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
| កំណែ Intel Quartus Prime | កំណែស្នូល IP | ការណែនាំអ្នកប្រើប្រាស់ |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់ |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់ |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់ |
25G Ethernet Intel FPGA IP Release Notes (ឧបករណ៍ Intel Arria 10)
ប្រសិនបើចំណាំចេញផ្សាយមិនមានសម្រាប់កំណែ IP ជាក់លាក់ទេ IP មិនមានការផ្លាស់ប្តូរនៅក្នុងកំណែនោះ។ សម្រាប់ព័ត៌មានស្តីពីការចេញផ្សាយការអាប់ដេត IP ដល់ v18.1 សូមយោងទៅលើ Intel Quartus Prime Design Suite Update Release Notes។
កំណែ Intel FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុង Intel Quartus Prime Design Suite កំណែ 19.2, Intel FPGA IP មានគ្រោងការណ៍កំណែថ្មី។
លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖
- X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
- Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
- Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។
ព័ត៌មានពាក់ព័ន្ធ
- កំណត់ចំណាំការចេញផ្សាយកំណែអាប់ដេត Intel Quartus Prime Design Suite
- មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Arria® 10 FPGA IP
- 25G Ethernet Intel Arria® 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
- Errata សម្រាប់ 25G Ethernet Intel FPGA IP នៅក្នុងមូលដ្ឋានចំណេះដឹង
១.១. 3.1G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 9. v19.4.1 2020.12.14
| ក្រុមហ៊ុន Intel Quartus កំណែបឋម | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 20.4 | ប្រវែងពិនិត្យបច្ចុប្បន្នភាពលើស៊ុម VLAN៖ • នៅក្នុងកំណែមុននៃ 25G Ethernet Intel FPGA IP កំហុសស៊ុមធំត្រូវបានអះអាង នៅពេលដែលលក្ខខណ្ឌខាងក្រោមត្រូវបានបំពេញ៖ 1. VLAN ក. ការរកឃើញ VLAN ត្រូវបានបើក។ ខ. IP បញ្ជូន/ទទួលស៊ុមដែលមានប្រវែងស្មើនឹងប្រវែងស៊ុម TX/RX អតិបរមា បូកនឹង 1 ទៅ 4 octets ។ 2. SVLAN ក. ការរកឃើញ SVLAN ត្រូវបានបើក។ ខ. IP បញ្ជូន/ទទួលស៊ុមដែលមានប្រវែងស្មើនឹងប្រវែងស៊ុម TX/RX អតិបរមា បូកនឹង 1 ទៅ 8 octets ។ • នៅក្នុងកំណែនេះ IP ត្រូវបានធ្វើបច្ចុប្បន្នភាពដើម្បីកែឥរិយាបថនេះ។ |
— |
| បានធ្វើបច្ចុប្បន្នភាពចំណុចប្រទាក់ដែលបានគូសផែនទីមេម៉ូរី Avalon ទៅកាន់ចំណុចប្រទាក់ status_* ដើម្បីការពារការអស់ពេលកំណត់ដោយអង្គចងចាំ Avalon កំឡុងពេលអានទៅអាសយដ្ឋានដែលគ្មានស្រាប់៖ • IP ត្រូវបានធ្វើបច្ចុប្បន្នភាពដើម្បីបដិសេធការស្នើសុំរង់ចាំនៅពេលដែលអាសយដ្ឋានដែលមិនមានត្រូវបានចូលប្រើនៅលើចំណុចប្រទាក់ status_* ។ |
១.១. 3.2G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 10. v19.4.0 2019.12.16
| កំណែ Intel Quartus Prime | ការពិពណ៌នា | ផលប៉ះពាល់ |
| 19.4 | ការផ្លាស់ប្តូរឥរិយាបថ rx_am_lock៖ • នៅក្នុងកំណែមុនៗនៃ 25G Ethernet Intel FPGA IP សញ្ញា rx_am_lock មានដំណើរការដូចគ្នានឹង rx_block_lock នៅគ្រប់វ៉ារ្យ៉ង់ទាំងអស់។ • នៅក្នុងកំណែនេះ សម្រាប់បំរែបំរួល IP ដែលបានបើក RSFEC ឥឡូវនេះ rx_am_lock អះអាងនៅពេលការចាក់សោការតម្រឹមត្រូវបានសម្រេច។ សម្រាប់វ៉ារ្យ៉ង់ដែលមិនបានបើក RSFEC rx_am_lock នៅតែដំណើរការដូចគ្នានឹង rx_block_lock ។ |
សញ្ញាចំណុចប្រទាក់ rx_am_lock មានឥរិយាបទខុសពីកំណែមុនសម្រាប់វ៉ារ្យ៉ង់ដែលបានបើក RSFEC ។ |
| បានធ្វើបច្ចុប្បន្នភាព RX MAC Start of Packet៖ • នៅក្នុងកំណែមុន RX MAC ពិនិត្យតែតួអក្សរ START ដើម្បីកំណត់ការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន។ • នៅក្នុងកំណែនេះ RX MAC ឥឡូវនេះពិនិត្យមើលកញ្ចប់ព័ត៌មានចូលសម្រាប់ Start of Frame Delimiter (SFD) បន្ថែមពីលើតួអក្សរ START តាមលំនាំដើម។ • ប្រសិនបើរបៀបឆ្លងកាត់បុព្វកថាត្រូវបានបើកដំណើរការ MAC ពិនិត្យតែតួអក្សរ START ដើម្បីអនុញ្ញាតឱ្យមានបុព្វបទផ្ទាល់ខ្លួន។ |
— | |
| បានបន្ថែមការចុះឈ្មោះថ្មី ដើម្បីបើកការត្រួតពិនិត្យជាមុន៖ • នៅក្នុងការចុះឈ្មោះ RX MAC ការចុះឈ្មោះនៅអុហ្វសិត 0x50A [4] អាចត្រូវបានសរសេរទៅលេខ 1 ដើម្បីបើកដំណើរការពិនិត្យបុព្វបទ។ ការចុះឈ្មោះនេះគឺ "មិនខ្វល់" នៅពេលដែលការឆ្លងកាត់បុព្វកថាត្រូវបានបើកដំណើរការ។ |
— |
១.១. 3.3G អ៊ីសឺរណិត Intel FPGA IP v25
តារាង 11. v19.1 មេសា 2019
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| បានប្តូរឈ្មោះប៉ារ៉ាម៉ែត្រ Enable Altera Debug Master Endpoint (ADME) ដើម្បីបើកដំណើរការ Native PHY Debug Master Endpoint (NPDME) ដូចដែល Intel rebranding នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition ។ កម្មវិធី Intel Quartus Prime Standard Edition នៅតែប្រើ Enable Altera Debug Master Endpoint (ADME)។ | — |
៣.៤. 3.4G Ethernet IP Core v25
តារាង 12. កំណែ 17.0 ឧសភា 2017
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| បានបន្ថែមមុខងារស្រមោលសម្រាប់ការអានការចុះឈ្មោះស្ថិតិ។ • នៅក្នុងការចុះឈ្មោះស្ថិតិ TX បានជំនួសការចុះឈ្មោះ CLEAR_TX_STATS នៅអុហ្វសិត 0x845 ជាមួយនឹងការចុះឈ្មោះ CNTR_TX_CONFIG ថ្មី។ ការចុះឈ្មោះថ្មីបន្ថែមសំណើរស្រមោល និងកំហុសឆ្គង parity-error ទៅនឹងប៊ីតដែលជម្រះបញ្ជីស្ថិតិ TX ទាំងអស់។ បានបន្ថែមការចុះឈ្មោះ CNTR_RX_STATUS ថ្មីនៅអុហ្វសិត 0x846 ដែលរួមមានប៊ីត parity-error bit និង status bit សម្រាប់សំណើស្រមោល។ • នៅក្នុងការចុះឈ្មោះស្ថិតិ RX បានជំនួសការចុះឈ្មោះ CLEAR_RX_STATS នៅអុហ្វសិត 0x945 ជាមួយនឹងការចុះឈ្មោះ CNTR_RX_CONFIG ថ្មី។ ការចុះឈ្មោះថ្មីបន្ថែមសំណើស្រមោល និងកំហុសស្មើភាពច្បាស់លាស់បន្តិចទៅប៊ីត ដែលជម្រះបញ្ជីស្ថិតិ TX ទាំងអស់។ បានបន្ថែមការចុះឈ្មោះ CNTR_TX_STATUS ថ្មីនៅអុហ្វសិត 0x946 ដែលរួមមាន parity-error bit និង status bit សម្រាប់សំណើស្រមោល។ |
មុខងារថ្មីនេះគាំទ្រភាពជឿជាក់ដែលប្រសើរឡើងនៅក្នុងការរាប់អានស្ថិតិ។ ដើម្បីអានការរាប់ស្ថិតិ ដំបូងកំណត់សំណើរស្រមោលសម្រាប់សំណុំនៃការចុះឈ្មោះនោះ (RX ឬ TX) ហើយបន្ទាប់មកអានពីរូបថតនៃការចុះឈ្មោះ។ តម្លៃដែលបានអានឈប់កើនឡើង ខណៈពេលដែលមុខងារស្រមោលមានជាធរមាន ប៉ុន្តែសូចនាករមូលដ្ឋាននៅតែបន្តកើនឡើង។ បន្ទាប់ពីអ្នកកំណត់សំណើឡើងវិញ បញ្ជរបន្តតម្លៃបង្គររបស់ពួកគេ។ លើសពីនេះ វាលចុះឈ្មោះថ្មីរួមមានស្ថានភាព parityerror និង clear bits។ |
| បានកែប្រែទម្រង់សម្គាល់ការតម្រឹម RS-FEC ដើម្បីអនុលោមតាមប្រការ 108 នៃ IEEE 802.3by ការបញ្ជាក់។ ពីមុនមុខងារ RS-FEC បានអនុលោមតាមកាលវិភាគ 25G/50G Consortium 3 មុនពេល IEEE ការបញ្ចប់ការបញ្ជាក់។ |
ឥឡូវនេះ RX RS-FEC រកឃើញ និងចាក់សោទាំងសញ្ញាតម្រឹមចាស់ និងថ្មី ប៉ុន្តែ TX RS-FEC បង្កើតតែទម្រង់សញ្ញាសម្គាល់តម្រឹម IEEE ថ្មី។ |
ព័ត៌មានពាក់ព័ន្ធ
- មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet IP Core
- Errata សម្រាប់ 25G Ethernet IP core នៅក្នុង Knowledge Base
៣.៤. 3.5G Ethernet IP Core v25
តារាងទី 13. កំណែ 16.1 ខែតុលា ឆ្នាំ 2016
| ការពិពណ៌នា | ផលប៉ះពាល់ |
| ការចេញផ្សាយដំបូងនៅក្នុងបណ្ណាល័យ Intel FPGA IP ។ | — |
ព័ត៌មានពាក់ព័ន្ធ
- មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet IP Core
- Errata សម្រាប់ 25G Ethernet IP core នៅក្នុង Knowledge Base
៣.៦. 3.6G Ethernet Intel Arria® 25 FPGA IP User Guide បណ្ណសារ
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។
ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
| កំណែ Intel Quartus Prime | កំណែ IP | ការណែនាំអ្នកប្រើប្រាស់ |
| 20.3 | 19.4.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Arria® 10 FPGA IP |
| 19.4 | 19.4.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Arria 10 FPGA IP |
| 17.0 | 17.0 | មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25G Ethernet Intel Arria 10 FPGA IP |
៣.៧. 3.7G Ethernet Intel Arria 25 FPGA IP Design Exampអ្នកប្រើប្រាស់ បណ្ណសារណែនាំ
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។
ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
| កំណែ Intel Quartus Prime | កំណែស្នូល IP | ការណែនាំអ្នកប្រើប្រាស់ |
| 16.1 | 16.1 | 25G Ethernet Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់ |
25G Ethernet Intel® FPGA IP Release Notes
កំណែអនឡាញ
ផ្ញើមតិកែលម្អ
លេខសម្គាល់៖ 683067
កំណែ៖ 2022.09.26
ឯកសារ/ធនធាន
 |
Intel 25G Ethernet Intel FPGA IP [pdf] ការណែនាំអ្នកប្រើប្រាស់ 25G អ៊ីសឺរណិត Intel FPGA IP, អ៊ីសឺរណិត Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |