Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស

Low Latency E-Tile 40G Ethernet Intel® FPGA IP core ផ្តល់នូវការធ្វើតេស្តសាកល្បង និងការរចនាផ្នែករឹង។ample ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។ នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Quartus® Prime IP បង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។ លើសពីនេះទៀត អ្នកអាចទាញយកការរចនាផ្នែករឹងដែលបានចងក្រងទៅឧបករណ៍អភិវឌ្ឍន៍ជាក់លាក់របស់ឧបករណ៍ Intel សម្រាប់ការធ្វើតេស្តអន្តរប្រតិបត្តិការ។ Intel FPGA IP ក៏រួមបញ្ចូលទាំងការចងក្រងតែប៉ុណ្ណោះampគម្រោង le ដែលអ្នកអាចប្រើដើម្បីប៉ាន់ប្រមាណតំបន់ស្នូល IP និងពេលវេលាបានយ៉ាងរហ័ស។ Low Latency E-Tile 40G Ethernet Intel FPGA IP គាំទ្រការរចនា example ជំនាន់ជាមួយនឹងជួរដ៏ធំទូលាយនៃប៉ារ៉ាម៉ែត្រ។ ទោះយ៉ាងណាក៏ដោយការរចនា examples មិនគ្របដណ្តប់លើប៉ារ៉ាម៉ែត្រដែលអាចធ្វើបានទាំងអស់នៃ Low Latency E-Tile 40G Ethernet Intel FPGA IP Core ។

ជំហានអភិវឌ្ឍន៍សម្រាប់ការរចនា Example

ព័ត៌មានពាក់ព័ន្ធ

• Low Latency E-Tile 40G Ethernet Intel FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
  សម្រាប់ព័ត៌មានលម្អិតអំពី Low Latency E-Tile 40G Ethernet IP ។
• Low Latency E-Tile 40G Ethernet Intel FPGA IP Release Notes
  បញ្ជី IP Release Notes ផ្លាស់ប្តូរ IP នៅក្នុងការចេញផ្សាយជាក់លាក់មួយ។

ការបង្កើតការរចនា Example

នីតិវិធី

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

Example Design Tab នៅក្នុង Low Latency E-Tile 40G Ethernet Parameter Editor
ជ្រើសរើស Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ដើម្បីបង្កើតការរចនា example សម្រាប់ឧបករណ៍ Intel Stratix® 10 ។ ជ្រើសរើស Agilex F-series Transceiver-SoC Development Kit ដើម្បីបង្កើតការរចនា example សម្រាប់ឧបករណ៍ Intel Agilex™។

អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើតការរចនាផ្នែករឹង ឧample និង testbench:

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី។
   ដើម្បីបង្កើតគម្រោង Intel Quartus Prime ថ្មី ឬ File ➤ បើកគម្រោងដើម្បីបើកគម្រោងកម្មវិធី Intel Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់គ្រួសារ និងឧបករណ៍ជំនួយ។
   ចំណាំ៖ ឧample សរសេរជាន់លើជម្រើសដោយប្រើឧបករណ៍នៅលើក្តារគោលដៅ។ អ្នកបញ្ជាក់បន្ទះគោលដៅពីម៉ឺនុយនៃការរចនា exampជម្រើសនៅក្នុង Exampផ្ទាំងរចនា (ជំហានទី 8) ។
2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងជ្រើសរើស Low Latency E-Tile 40G Ethernet Intel FPGA IP។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Quartus Prime IP រក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
4. ចុចយល់ព្រម។ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP លេចឡើង។
5. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
   ចំណាំ៖ Low Latency E-Tile 40G Ethernet Intel FPGA IP design example មិនក្លែងធ្វើត្រឹមត្រូវ ហើយមិនដំណើរការត្រឹមត្រូវទេ ប្រសិនបើអ្នកបញ្ជាក់ប៉ារ៉ាម៉ែត្រខាងក្រោមណាមួយ៖
   1. បើកដំណើរការ preamble pass-through បានបើក
   2. ភាពយឺតយ៉ាវរួចរាល់បានកំណត់ទៅតម្លៃ 3
   3. បើកការបញ្ចូល TX CRC ត្រូវបានបិទ
6. នៅលើ Example ផ្ទាំង Design នៅក្រោម Example រចនា Files បើកជម្រើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើសជម្រើស Synthesis ដើម្បីបង្កើតការចងក្រងតែប៉ុណ្ណោះ និង hardware design examples ។
   ចំណាំ៖ នៅលើ Example ផ្ទាំង Design នៅក្រោមទម្រង់ Generated HDL មានតែ Verilog HDL ប៉ុណ្ណោះដែលអាចប្រើបាន។ ស្នូល IP នេះមិនគាំទ្រ VHDL ទេ។
7. នៅក្រោមកញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើសកញ្ចប់អភិវឌ្ឍន៍សញ្ញាបញ្ជូនសញ្ញា Stratix 10 TX E-Tile E-Tile ឬ Agilex F-series Transceiver-SoC Development Kit។
   ចំណាំ៖ ឧបករណ៍អភិវឌ្ឍន៍ដែលអ្នកជ្រើសរើសសរសេរជាន់លើជម្រើសឧបករណ៍នៅក្នុងជំហាន
   1. ឧបករណ៍គោលដៅ Intel Stratix 10 E-tile គឺ 1SG280LU3F50E3VGS1 ។
   2. គោលដៅឧបករណ៍ Intel Agilex E-tile គឺ AGFB014R24A2E2VR0 ។
8. ចុចបង្កើត Exampប៊ូតុងរចនា។ ការជ្រើសរើស Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
9. ប្រសិនបើអ្នកចង់កែប្រែការរចនា example ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (alt_e40c3_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះ​ថត (ample_dir>) ។
10. ចុចយល់ព្រម។

ព័ត៌មានពាក់ព័ន្ធ

• ប៉ារ៉ាម៉ែត្រស្នូល IP
  ផ្តល់ព័ត៌មានបន្ថែមអំពីការកំណត់ស្នូល IP របស់អ្នក។
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• កញ្ចប់អភិវឌ្ឍន៍ FPGA Intel Agilex F-Series

រចនា Example ប៉ារ៉ាម៉ែត្រ

ប៉ារ៉ាម៉ែត្រនៅក្នុង Exampផ្ទាំងរចនា

ប៉ារ៉ាម៉ែត្រ	ការពិពណ៌នា
ជ្រើសរើសការរចនា	អាចប្រើបាន ឧample រចនាសម្រាប់ការកំណត់ប៉ារ៉ាម៉ែត្រ IP ។ នៅពេលអ្នកជ្រើសរើសការរចនាពីបណ្ណាល័យកំណត់ជាមុន វាលនេះបង្ហាញការរចនាដែលបានជ្រើសរើស។
Example រចនា Files	នេះ។ files ដើម្បីបង្កើតសម្រាប់ដំណាក់កាលអភិវឌ្ឍន៍ផ្សេងៗគ្នា។ •    ការក្លែងធ្វើ- បង្កើតការចាំបាច់ files សម្រាប់ក្លែងធ្វើអតីតampការរចនាឡេ។ •    សំយោគ- បង្កើតការសំយោគ fileស. ប្រើទាំងនេះ files ដើម្បីចងក្រងការរចនានៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សម្រាប់ការធ្វើតេស្តផ្នែករឹង និងធ្វើការវិភាគពេលវេលាឋិតិវន្ត។
បង្កើត File ទម្រង់	ទម្រង់នៃ RTL files សម្រាប់ការក្លែងធ្វើ - Verilog ឬ VHDL ។
ជ្រើសរើសក្រុមប្រឹក្សាភិបាល	ផ្នែករឹងដែលគាំទ្រសម្រាប់ការអនុវត្តការរចនា។ នៅពេលអ្នកជ្រើសរើសក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Intel, ឧបករណ៍គោលដៅ គឺជាឧបករណ៍ដែលត្រូវគ្នានឹងឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍។ ប្រសិនបើម៉ឺនុយនេះមិនមានទេនោះ មិនមានក្តារដែលគាំទ្រសម្រាប់ជម្រើសដែលអ្នកជ្រើសរើសទេ។ Agilex F-series Transceiver-SoC Development Kit៖ ជម្រើសនេះអនុញ្ញាតឱ្យអ្នកសាកល្បងការរចនា exampនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel FPGA IP ដែលបានជ្រើសរើស។ ជម្រើសនេះជ្រើសរើសដោយស្វ័យប្រវត្តិ ឧបករណ៍គោលដៅ នៃ AGFB014R24A2E2VR0 ។ ប្រសិនបើការកែប្រែក្តាររបស់អ្នកមានកម្រិតឧបករណ៍ផ្សេងគ្នា អ្នកអាចផ្លាស់ប្តូរឧបករណ៍គោលដៅ។
បន្ត…

ប៉ារ៉ាម៉ែត្រ	ការពិពណ៌នា
	Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit៖ ជម្រើសនេះអនុញ្ញាតឱ្យអ្នកសាកល្បងការរចនា exampនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel FPGA IP ដែលបានជ្រើសរើស។ ជម្រើសនេះជ្រើសរើសដោយស្វ័យប្រវត្តិ ឧបករណ៍គោលដៅ នៃ 1ST280EY2F55E2VG ។ ប្រសិនបើការកែប្រែក្តាររបស់អ្នកមានកម្រិតឧបករណ៍ផ្សេងគ្នា អ្នកអាចផ្លាស់ប្តូរឧបករណ៍គោលដៅ។ គ្មាន៖ ជម្រើសនេះមិនរាប់បញ្ចូលទិដ្ឋភាពផ្នែករឹងសម្រាប់ការរចនា exampលេ

រចនាសម្ព័ន្ធថត
Low Latency E-Tile 40G Ethernet IP core design example file ថតមានដូចខាងក្រោមដែលបានបង្កើត files សម្រាប់ការរចនា exampលេ

រចនាសម្ព័ន្ធថតសម្រាប់ការរចនាដែលបានបង្កើត Example

• ការក្លែងធ្វើ files (testbench សម្រាប់ការក្លែងធ្វើតែប៉ុណ្ណោះ) មានទីតាំងនៅample_dir>/example_testbench ។
• ការ​ចងក្រង​តែ​ប៉ុណ្ណោះ ឧample design មានទីតាំងនៅample_dir>/ compilation_test_design ។
• ការកំណត់រចនាសម្ព័ន្ធ និងសាកល្បងផ្នែករឹង files (ការរចនាផ្នែករឹង ឧample) មានទីតាំងនៅample_dir>/hardware_test_design

ថតឯកសារ និង File ការពិពណ៌នា

File ឈ្មោះ	ការពិពណ៌នា
eth_ex_40g.qpf	គម្រោង Intel Quartus Prime file.
eth_ex_40g.qsf	ការកំណត់គម្រោង Intel Quartus Prime file.
បន្ត…

File ឈ្មោះ	ការពិពណ៌នា
eth_ex_40g.sdc	Synopsys* ឧបសគ្គនៃការរចនា file. អ្នកអាចចម្លង និងកែប្រែវាបាន file សម្រាប់ការរចនា Low Latency E-Tile 40G Ethernet Intel FPGA IP របស់អ្នក។
eth_ex_40g.srf	ច្បាប់ទប់ស្កាត់សារគម្រោង Intel Quartus Prime file.
eth_ex_40g.v	កម្រិតកំពូលនៃការរចនា Verilog HDL example file.
eth_ex_40g_clock.sdc	Synopsys Design Constraints file សម្រាប់នាឡិកា។
ទូទៅ/	ការរចនាផ្នែករឹង ឧampគាំទ្រ files.
hwtest/main.tcl	មេ file សម្រាប់ចូលប្រើ System Console។

ការក្លែងធ្វើការរចនា Exampនៅ Testbench
អ្នកអាចចងក្រង និងក្លែងធ្វើការរចនាដោយដំណើរការស្គ្រីបក្លែងធ្វើពីប្រអប់បញ្ចូលពាក្យបញ្ជា។

1. នៅប្រអប់បញ្ចូលពាក្យបញ្ជា ផ្លាស់ប្តូរថតការងារទៅample_dir>/example_testbench ។
2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ

ការណែនាំដើម្បីក្លែងធ្វើ Testbench

ក្លែងធ្វើ	សេចក្តីណែនាំ
ម៉ូដែលស៊ីម*	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ vsim -do run_vsim.do ។ ប្រសិនបើអ្នកចូលចិត្តក្លែងធ្វើដោយមិនបង្ហាញ ModelSim GUI វាយ vsim -c -do run_vsim.do ។ ចំណាំ៖ ឧបករណ៍ក្លែងធ្វើ ModelSim-AE និង ModelSim-ASE មិនអាចក្លែងធ្វើជាស្នូល IP នេះបានទេ។ អ្នកត្រូវតែប្រើកម្មវិធីត្រាប់តាម ModelSim ដែលគាំទ្រផ្សេងទៀតដូចជា ModelSim SE។
VCS*	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_vcs.sh
VCS MX	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_vcsmx.sh ។ ប្រើស្គ្រីបនេះនៅពេលដែលការរចនាមាន Verilog HDL និង System Verilog ជាមួយ VHDL ។
NCSim	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_ncsim.sh
Xcelium*	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh run_xcelium.sh

ការក្លែងធ្វើជោគជ័យបញ្ចប់ដោយសារខាងក្រោម៖ ការក្លែងធ្វើបានឆ្លងកាត់។ ឬ Testbench បញ្ចប់។ បន្ទាប់ពីការបញ្ចប់ដោយជោគជ័យអ្នកអាចវិភាគលទ្ធផល។

ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware
កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រស្នូល Intel FPGA IP អនុញ្ញាតឱ្យអ្នកចងក្រង និងកំណត់រចនាសម្ព័ន្ធ example នៅលើឧបករណ៍អភិវឌ្ឍន៍គោលដៅ

ដើម្បីចងក្រង និងកំណត់រចនាសម្ព័ន្ធ exampលើផ្នែករឹង សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. បើកដំណើរការកម្មវិធី Intel Quartus Prime Pro Edition ហើយជ្រើសរើសដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង ដើម្បីចងក្រងការរចនា។
2. បន្ទាប់ពីអ្នកបង្កើតវត្ថុ SRAM file .sof សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំកម្មវិធីរចនាផ្នែករឹង ឧample នៅលើឧបករណ៍ Intel៖
   1. ជ្រើសរើស Tools ➤ Programmer ។
   2. នៅក្នុង Programmer ចុច Hardware Setup។
   3. ជ្រើសរើសឧបករណ៍សរសេរកម្មវិធី។
   4. ជ្រើសរើស និងបន្ថែមបន្ទះ Intel TX ទៅវគ្គ Intel Quartus Prime Pro Edition របស់អ្នក។
   5. ត្រូវប្រាកដថារបៀបត្រូវបានកំណត់ទៅ JTAG.
   6. ជ្រើសរើសឧបករណ៍ Intel ហើយចុច បន្ថែមឧបករណ៍។ អ្នកសរសេរកម្មវិធីបង្ហាញដ្យាក្រាមប្លុកនៃការតភ្ជាប់រវាងឧបករណ៍នៅលើក្តាររបស់អ្នក។
   7. នៅក្នុងជួរជាមួយ .sof របស់អ្នក សូមធីកប្រអប់សម្រាប់ .sof ។
   8. បើកជម្រើសកម្មវិធី/កំណត់រចនាសម្ព័ន្ធសម្រាប់ .sof ។
   9. ចុចចាប់ផ្តើម។

ព័ត៌មានពាក់ព័ន្ធ

• ការចងក្រងបន្ថែមសម្រាប់ការរចនាតាមឋានានុក្រម និងក្រុម
• ការសរសេរកម្មវិធីឧបករណ៍ Intel FPGA

ការផ្លាស់ប្តូរឧបករណ៍គោលដៅនៅក្នុងការរចនាផ្នែករឹង Example
ប្រសិនបើអ្នកបានជ្រើសរើស Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ជាឧបករណ៍គោលដៅរបស់អ្នក នោះ Low Latency E-Tile 40G Ethernet Intel FPGA IP core បង្កើត hardware exampការរចនាសម្រាប់ឧបករណ៍គោលដៅ 1ST280EY2F55E2VG ។ ប្រសិនបើអ្នកបានជ្រើសរើស Agilex F-series Transceiver-SoC Development Kit ជាឧបករណ៍គោលដៅរបស់អ្នក នោះ Low Latency E-Tile 40G Ethernet Intel FPGA IP core បង្កើត hardware exampការរចនាសម្រាប់ឧបករណ៍គោលដៅ AGFB014R24A2E2VR0 ។ ឧបករណ៍គោលដៅដែលបានបញ្ជាក់អាចខុសពីឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍របស់អ្នក។ ដើម្បីផ្លាស់ប្តូរឧបករណ៍គោលដៅនៅក្នុងការរចនាផ្នែករឹងរបស់អ្នក ឧampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. បើកដំណើរការកម្មវិធី Intel Quartus Prime Pro Edition ហើយបើកគម្រោងសាកល្បងផ្នែករឹង file /hardware_test_design/eth_ex_40g.qpf.
2. នៅលើ Assignments menu ចុច ឧបករណ៍។ ប្រអប់ឧបករណ៍លេចឡើង។
3. នៅក្នុងប្រអប់ឧបករណ៍ សូមជ្រើសរើសតារាងឧបករណ៍គោលដៅដែលមានមូលដ្ឋានលើក្បឿងអ៊ី ដែលផ្គូផ្គងលេខផ្នែកឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍របស់អ្នក។ សូមមើលតំណភ្ជាប់ឧបករណ៍អភិវឌ្ឍន៍នៅលើ Intel website សម្រាប់ព័ត៌មានបន្ថែម។
4. ប្រអប់បញ្ចូលលេចឡើងនៅពេលអ្នកជ្រើសរើសឧបករណ៍ ដូចបង្ហាញក្នុងរូបភាពខាងក្រោម។ ជ្រើសរើស ទេ ដើម្បីរក្សាការចាត់ចែងម្ជុលដែលបានបង្កើត និងកិច្ចការ I/O ។
   Intel Quartus Prime Prompt សម្រាប់ការជ្រើសរើសឧបករណ៍
5. អនុវត្តការចងក្រងពេញលេញនៃការរចនារបស់អ្នក។

ឥឡូវនេះ អ្នកអាចសាកល្បងការរចនានៅលើ Hardware របស់អ្នក។

ព័ត៌មានពាក់ព័ន្ធ

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• កញ្ចប់អភិវឌ្ឍន៍ FPGA Intel Agilex F-Series

កំពុងសាកល្បង Low Latency E-Tile 40G Ethernet Intel FPGA IP Design នៅក្នុង Hardware
បន្ទាប់ពីអ្នកចងក្រង Low Latency E-Tile 40G Ethernet Intel FPGA IP core design example ហើយកំណត់រចនាសម្ព័ន្ធវានៅលើឧបករណ៍ Intel របស់អ្នក អ្នកអាចប្រើ System Console ដើម្បីសរសេរកម្មវិធី IP core និងការចុះឈ្មោះស្នូល PHY IP ស្នូលរបស់វា។ ដើម្បីបើក System Console និងសាកល្បងការរចនាផ្នែករឹង exampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមជ្រើសរើស Tools ➤ System Debugging Tools ➤ System Console ដើម្បីបើកដំណើរការកុងសូលប្រព័ន្ធ។
2. នៅក្នុងផ្ទាំង Tcl Console វាយ cd hwtest ដើម្បីប្តូរថតទៅ /hardware_test_design/hwtest។
3. វាយប្រភព main.tcl ដើម្បីបើកការតភ្ជាប់ទៅ JTAG មេ។

ការរចនាបន្ថែម ឧampពាក្យបញ្ជា le អាចប្រើបានសម្រាប់កម្មវិធីស្នូល IP៖

• chkphy_ស្ថានភាព៖ បង្ហាញប្រេកង់នាឡិកា និងស្ថានភាពចាក់សោ PHY ។
• chkmac_stats៖ បង្ហាញតម្លៃនៅក្នុងបញ្ជរស្ថិតិ MAC ។
• clear_all_stats៖ សម្អាតឧបករណ៍រាប់ស្ថិតិ IP ស្នូល។
• start_pkt_gen៖ ចាប់ផ្តើមម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
• stop_pkt_gen៖ បញ្ឈប់ម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
• sys_reset_digital_analog៖ កំណត់ប្រព័ន្ធឡើងវិញ។
• loop_on៖ បើក​ការ​ត្រឡប់​សៀរៀល​ខាងក្នុង
• loop_off៖ បិទ​ការ​ត្រឡប់​ស៊េរី​ខាងក្នុង។
• reg_read : ត្រឡប់តម្លៃចុះឈ្មោះស្នូល IP នៅ .
• reg_write : សរសេរ ទៅកាន់ IP ស្នូលចុះឈ្មោះនៅអាសយដ្ឋាន .

អនុវត្តតាមនីតិវិធីសាកល្បងនៅក្នុងផ្នែកតេស្តផ្នែករឹងនៃការរចនា example និងសង្កេតមើលលទ្ធផលតេស្តនៅក្នុង System Console។

ព័ត៌មានពាក់ព័ន្ធ
ការវិភាគ និងបំបាត់កំហុសការរចនាជាមួយ System Console

រចនា Exampការពិពណ៌នា

ការរចនា E-tile ដែលមានមូលដ្ឋានលើ 40G Ethernet example បង្ហាញមុខងារនៃ Low Latency E-Tile 40G Ethernet Intel FPGA IP core ជាមួយនឹង E-tile based transceiver interface អនុលោមតាមស្តង់ដារ IEEE 802.3ba ស្តង់ដារ CAUI-4 ។ អ្នកអាចបង្កើតការរចនាពី Example ផ្ទាំងរចនានៅក្នុង Low Latency E-Tile 40G Ethernet Intel FPGA IP parameter editor។
ដើម្បីបង្កើតការរចនា ឧampដូច្នេះ ដំបូងអ្នកត្រូវតែកំណត់តម្លៃប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP ដែលអ្នកមានបំណងបង្កើតនៅក្នុងផលិតផលចុងក្រោយរបស់អ្នក។ ការបង្កើតការរចនា ឧample បង្កើតច្បាប់ចម្លងនៃស្នូល IP; testbench និង hardware design exampប្រើបំរែបំរួលនេះជា DUT ។ ប្រសិនបើអ្នកមិនកំណត់តម្លៃប៉ារ៉ាម៉ែត្រសម្រាប់ DUT ដើម្បីផ្គូផ្គងតម្លៃប៉ារ៉ាម៉ែត្រនៅក្នុងផលិតផលចុងក្រោយរបស់អ្នកទេ ការរចនា exampអ្នកបង្កើតមិនអនុវត្តបំរែបំរួលស្នូល IP ដែលអ្នកមានបំណងទេ។

ចំណាំ៖
Testbench បង្ហាញពីការធ្វើតេស្តជាមូលដ្ឋាននៃស្នូល IP ។ វាមិនមានបំណងដើម្បីជំនួសបរិយាកាសផ្ទៀងផ្ទាត់ពេញលេញនោះទេ។ អ្នកត្រូវតែធ្វើការផ្ទៀងផ្ទាត់កាន់តែទូលំទូលាយនៃ Low Latency E-Tile 40G Ethernet Intel FPGA IP design ផ្ទាល់ខ្លួនរបស់អ្នកក្នុងការក្លែងធ្វើ និងក្នុងផ្នែករឹង។

លក្ខណៈពិសេស

• គាំទ្រ 40G Ethernet MAC/PCS IP core សម្រាប់ការបញ្ជូន E-tile ដោយប្រើឧបករណ៍ Intel Stratix 10 ឬ Intel Agilex ។
• គាំទ្រការឆ្លងកាត់ជាមុន និងការបណ្តុះបណ្តាលភ្ជាប់។
• បង្កើតការរចនា ឧample ជាមួយនឹងមុខងាររាប់ស្ថិតិ MAC ។
• ផ្តល់នូវ testbench និងស្គ្រីបក្លែងធ្វើ។

តម្រូវការផ្នែករឹង និងកម្មវិធី
ដើម្បីសាកល្បងអតីតample design ប្រើ hardware និង software ខាងក្រោម៖

• កម្មវិធី Intel Quartus Prime Pro Edition
• កុងសូលប្រព័ន្ធ
• ModelSim, VCS, VCS MX, NCSim ឬ Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ឬ Intel Agilex F-series Transceiver-SoC Development Kit

ការពិពណ៌នាមុខងារ
ផ្នែកនេះពិពណ៌នាអំពីស្នូល 40G Ethernet MAC/PCS IP ដោយប្រើឧបករណ៍ Intel នៅក្នុងឧបករណ៍បញ្ជូនដែលមានមូលដ្ឋានលើ E-tile ។ នៅក្នុងទិសដៅបញ្ជូន MAC ទទួលយកស៊ុមម៉ាស៊ីនភ្ញៀវ និងបញ្ចូលគម្លាតអន្តរកញ្ចប់ព័ត៌មាន (IPG) បុព្វកថា ការចាប់ផ្តើមនៃការកំណត់ព្រំដែនស៊ុម (SFD) បន្ទះ និង CRC ប៊ីត មុនពេលបញ្ជូនពួកវាទៅ PHY ។ PHY អ៊ិនកូដស៊ុម MAC តាមតម្រូវការសម្រាប់ការបញ្ជូនដែលអាចទុកចិត្តបាននៅលើមេឌៀទៅចុងពីចម្ងាយ។ ក្នុងទិសដៅទទួល PHY បញ្ជូនស៊ុមទៅ MAC ។ MAC ទទួលយកស៊ុមពី PHY ធ្វើការត្រួតពិនិត្យ ដក CRC ចេញ បុព្វបទ និង SFD ហើយបញ្ជូនស៊ុមដែលនៅសល់ទៅអតិថិជន។

ការក្លែងធ្វើ

Testbench បញ្ជូនចរាចរតាមរយៈស្នូល IP អនុវត្តផ្នែកបញ្ជូន និងផ្នែកទទួលនៃស្នូល IP ។

Low Latency E-Tile 40G Ethernet Design Exampដ្យាក្រាមប្លុក

ការរចនាក្លែងធ្វើ ឧampការធ្វើតេស្តកម្រិតកំពូល file គឺជាមូលដ្ឋាន_avl_tb_top.sv។ នេះ។ file ផ្តល់នូវការយោងនាឡិកា clk_ref នៃ 156.25 Mhz ទៅ PHY ។ វារួមបញ្ចូលភារកិច្ចផ្ញើ និងទទួល 10 កញ្ចប់។

Low Latency E-Tile 40G Ethernet Core Testbench File ការពិពណ៌នា

File ឈ្មោះ	ការពិពណ៌នា
Testbench និងការក្លែងធ្វើ Files
Basic_avl_tb_top.sv	កៅអីសាកល្បងកម្រិតកំពូល file. testbench ធ្វើឱ្យ DUT ភ្លាមៗ ហើយដំណើរការកិច្ចការ Verilog HDL ដើម្បីបង្កើត និងទទួលយកកញ្ចប់ព័ត៌មាន។
មូលដ្ឋាន_avl_tb_top_nc.sv	កៅអីសាកល្បងកម្រិតកំពូល file ឆបគ្នាជាមួយ NCSim simulator ។
មូលដ្ឋាន_avl_tb_top_msim.sv	កៅអីសាកល្បងកម្រិតកំពូល file ឆបគ្នាជាមួយម៉ាស៊ីនក្លែងធ្វើ ModelSim ។
ស្គ្រីប Testbench
run_vsim.do	ស្គ្រីប Mentor Graphics* ModelSim ដើម្បីដំណើរការ testbench ។
run_vcs.sh	ស្គ្រីប Synopsys VCS ដើម្បីដំណើរការ testbench ។
បន្ត…

File ឈ្មោះ	ការពិពណ៌នា
រត់_vcsmx.sh	ស្គ្រីប Synopsys VCS MX (រួមបញ្ចូលគ្នារវាង Verilog HDL និង System Verilog ជាមួយ VHDL) ដើម្បីដំណើរការការសាកល្បង។
run_ncsim.sh	ស្គ្រីប Cadence NCSim ដើម្បីដំណើរការ testbench ។
run_xcelium.sh	ស្គ្រីប Cadence Xcelium ដើម្បីដំណើរការ testbench ។

ដំណើរការសាកល្បងជោគជ័យបង្ហាញលទ្ធផលដែលបញ្ជាក់ពីឥរិយាបថខាងក្រោម៖

1. រង់ចាំនាឡិកា RX ដោះស្រាយ
2. ការបោះពុម្ពស្ថានភាព PHY
3. ផ្ញើ 10 កញ្ចប់
4. ទទួលបាន 10 កញ្ចប់
5. បង្ហាញ "Testbench បានបញ្ចប់។"

សample output បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យ៖

• #កំពុងរង់ចាំការតម្រឹម RX
• # RX deskew ត្រូវបានចាក់សោ
• #ការតម្រឹមផ្លូវ RX ត្រូវបានចាក់សោ
• #TX ត្រូវបានបើក
• #** ផ្ញើកញ្ចប់ 1…
• #** ផ្ញើកញ្ចប់ 2…
• #** ផ្ញើកញ្ចប់ 3…
• #** ផ្ញើកញ្ចប់ 4…
• #** ផ្ញើកញ្ចប់ 5…
• #** ផ្ញើកញ្ចប់ 6…
• #** ផ្ញើកញ្ចប់ 7…
• #** ទទួលបានកញ្ចប់ 1…
• #** ផ្ញើកញ្ចប់ 8…
• #** ទទួលបានកញ្ចប់ 2…
• #** ផ្ញើកញ្ចប់ 9…
• #** ទទួលបានកញ្ចប់ 3…
• #** ផ្ញើកញ្ចប់ 10…
• #** ទទួលបានកញ្ចប់ 4…
• #** ទទួលបានកញ្ចប់ 5…
• #** ទទួលបានកញ្ចប់ 6…
• #** ទទួលបានកញ្ចប់ 7…
• #** ទទួលបានកញ្ចប់ 8…
• #** ទទួលបានកញ្ចប់ 9…
• #** ទទួលបានកញ្ចប់ 10…

ព័ត៌មានពាក់ព័ន្ធ
ការក្លែងធ្វើការរចនា Example Testbench នៅទំព័រ 7

ការធ្វើតេស្តផ្នែករឹង
នៅក្នុងការរចនាផ្នែករឹង ឧampដូច្នេះ អ្នកអាចសរសេរកម្មវិធីស្នូល IP នៅក្នុងរបៀបរង្វិលជុំសៀរៀលខាងក្នុង និងបង្កើតចរាចរនៅលើផ្នែកបញ្ជូនដែលវិលត្រឡប់មកវិញតាមរយៈផ្នែកទទួល។

Low Latency E-Tile 40G Ethernet IP Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់

Low Latency E-Tile 40G Ethernet hardware design exampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ

• Low Latency E-Tile 40G Ethernet Intel FPGA IP core។
• តក្កវិជ្ជារបស់អតិថិជនដែលសម្របសម្រួលការសរសេរកម្មវិធីនៃស្នូល IP និងការបង្កើតកញ្ចប់ព័ត៌មាន និងការត្រួតពិនិត្យ។
• IOPLL ដើម្បីបង្កើតនាឡិកា 100 MHz ពីនាឡិកាបញ្ចូល 50 MHz ទៅការរចនាផ្នែករឹង exampលេ
• JTAG ឧបករណ៍បញ្ជាដែលទាក់ទងជាមួយ Intel System Console ។ អ្នកប្រាស្រ័យទាក់ទងជាមួយតក្កវិជ្ជាអតិថិជនតាមរយៈ System Console ។

អនុវត្តតាមនីតិវិធីនៅតំណភ្ជាប់ព័ត៌មានពាក់ព័ន្ធដែលបានផ្តល់ដើម្បីសាកល្បងការរចនា example នៅក្នុងផ្នែករឹងដែលបានជ្រើសរើស។

ព័ត៌មានពាក់ព័ន្ធ

• ការសាកល្បង Low Latency E-Tile 40G Ethernet Intel FPGA IP Design នៅក្នុង Hardware នៅទំព័រ 9
• ការវិភាគ និងបំបាត់កំហុសការរចនាជាមួយ System Console

ការធ្វើតេស្តរង្វិលជុំខាងក្នុង
ដំណើរការជំហានទាំងនេះដើម្បីអនុវត្តការធ្វើតេស្តរង្វិលជុំខាងក្នុង៖

1. កំណត់ប្រព័ន្ធឡើងវិញ។
   sys_reset_digital_analog
2. បង្ហាញប្រេកង់នាឡិកា និងស្ថានភាព PHY ។
   chkphy_ស្ថានភាព
3. បើកការធ្វើតេស្តរង្វិលជុំខាងក្នុង។
   loop_on
4. បង្ហាញប្រេកង់នាឡិកា និងស្ថានភាព PHY ។ rx_clk ត្រូវបានកំណត់ទៅ 312.5 MHz និង
   rx_pcs_ready ត្រូវបានកំណត់ទៅ 1 ។
   chkphy_ស្ថានភាព
5. ចាប់ផ្តើមម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
   start_pkt_gen
6. បញ្ឈប់ម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
   stop_pkt_gen
7. Review ចំនួនកញ្ចប់ដែលបានបញ្ជូន និងទទួល។
   chkmac_stats
8. បិទការសាកល្បងរង្វិលជុំខាងក្នុង។
   loop_off

ការធ្វើតេស្តរង្វិលជុំខាងក្រៅ
ដំណើរការជំហានទាំងនេះដើម្បីអនុវត្តការធ្វើតេស្តរង្វិលជុំខាងក្រៅ៖

1. កំណត់ប្រព័ន្ធឡើងវិញ។
   sys_reset_digital_analog
2. បង្ហាញប្រេកង់នាឡិកា និងស្ថានភាព PHY ។ rx_clk ត្រូវបានកំណត់ទៅ 312.5 MHz និង
   rx_pcs_ready ត្រូវបានកំណត់ទៅ 1. chkphy_status
3. ចាប់ផ្តើមម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
   start_pkt_gen
4. បញ្ឈប់ម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
   stop_pkt_gen
5. Review ចំនួនកញ្ចប់ដែលបានបញ្ជូន និងទទួល។
   chkmac_stats

Low Latency E-Tile 40G Ethernet Design Example ការចុះឈ្មោះ

Low Latency E-Tile 40G Ethernet Hardware Design Example ចុះឈ្មោះផែនទី
រាយ​ជួរ​ចុះ​ឈ្មោះ​ដែល​បាន​គូសផែនទី​មេម៉ូរី​សម្រាប់​ការ​រចនា​ផ្នែករឹង​ឧampលេ អ្នកចូលប្រើការចុះឈ្មោះទាំងនេះជាមួយនឹងមុខងារ reg_read និង reg_write នៅក្នុង System Console ។

ពាក្យអុហ្វសិត	ប្រភេទចុះឈ្មោះ
0x300-0x3FF	PHY ចុះឈ្មោះ
0x400-0x4FF	ចុះឈ្មោះ TX MAC
0x500-0x5FF	RX MAC ចុះឈ្មោះ
0x800-0x8FF	ការចុះឈ្មោះ Counter ស្ថិតិ - ទិសដៅ TX
0x900-0x9FF	ការចុះឈ្មោះ Counter ស្ថិតិ - ទិសដៅ RX
0x1000-1016	ចុះឈ្មោះអតិថិជនកញ្ចប់

ការចុះឈ្មោះអតិថិជនកញ្ចប់
អ្នកអាចប្ដូរតាមបំណងនូវ Low Latency E-Tile 40G Ethernet hardware design example ដោយសរសេរកម្មវិធីអតិថិជនចុះឈ្មោះ។

បន្ថែម	ឈ្មោះ	ប៊ីត	ការពិពណ៌នា	HW តម្លៃកំណត់ឡើងវិញ	ការចូលប្រើ
0x1008	ការកំណត់ទំហំកញ្ចប់	[29:0]	បញ្ជាក់ទំហំកញ្ចប់បញ្ជូនជាបៃ។ ប៊ីតទាំងនេះមានភាពអាស្រ័យទៅលើការចុះឈ្មោះ PKT_GEN_TX_CTRL ។ • ប៊ីត [29:16]៖ បញ្ជាក់ដែនកំណត់ខាងលើនៃទំហំកញ្ចប់ព័ត៌មានគិតជាបៃ។ នេះអាចអនុវត្តបានតែចំពោះមុខងារបន្ថែមប៉ុណ្ណោះ។ • ប៊ីត [13:0]៖ - សម្រាប់របៀបថេរ ប៊ីតទាំងនេះបញ្ជាក់ទំហំកញ្ចប់បញ្ជូនជាបៃ។ - សម្រាប់របៀបបន្ថែម ប៊ីតទាំងនេះបញ្ជាក់ចំនួនបៃបន្ថែមសម្រាប់កញ្ចប់ព័ត៌មាន។	0x25800040	RW
0x1009	ការគ្រប់គ្រងលេខកញ្ចប់	[31:0]	បញ្ជាក់ចំនួនកញ្ចប់ព័ត៌មានដែលត្រូវបញ្ជូនពីម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• ប៊ីត [0]៖ កក់ទុក។ • ប៊ីត [1]៖ ម៉ាស៊ីនបង្កើតកញ្ចប់បិទដំណើរការប៊ីត។ កំណត់ប៊ីតនេះទៅតម្លៃ 1 ដើម្បីបិទម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន ហើយកំណត់វាឡើងវិញទៅតម្លៃ 0 ដើម្បីបើកម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។ • ប៊ីត [2]៖ កក់ទុក។ • ប៊ីត [3]៖ មានតម្លៃ 1 ប្រសិនបើស្នូល IP ស្ថិតនៅក្នុងរបៀបរង្វិលជុំរបស់ MAC ។ មានតម្លៃ 0 ប្រសិនបើ packet client ប្រើ packet generator។	0x6	RW
បន្ត…

បន្ថែម	ឈ្មោះ	ប៊ីត	ការពិពណ៌នា	HW តម្លៃកំណត់ឡើងវិញ	ការចូលប្រើ
			• ប៊ីត [5:4]៖ - ០០៖ របៀបចៃដន្យ - 01: របៀបជួសជុល - 10: របៀបបន្ថែម • ប៊ីត [6]៖ កំណត់ប៊ីតនេះទៅជា 1 ដើម្បីប្រើការចុះឈ្មោះ 0x1009 ដើម្បីបិទម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មានដោយផ្អែកលើចំនួនកញ្ចប់ព័ត៌មានថេរដែលត្រូវបញ្ជូន។ បើមិនដូច្នោះទេ ប៊ីត [1] នៃការចុះឈ្មោះ PKT_GEN_TX_CTRL ត្រូវបានប្រើដើម្បីបិទម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។ • ប៊ីត [7]៖ - 1: សម្រាប់ការបញ្ជូនដោយគ្មានគម្លាតរវាងកញ្ចប់។ - 0: សម្រាប់ការបញ្ជូនដែលមានគម្លាតចៃដន្យរវាងកញ្ចប់ព័ត៌មាន។
0x1011	អាសយដ្ឋានគោលដៅទាបជាង 32 ប៊ីត	[31:0]	អាសយដ្ឋានគោលដៅ (ទាបជាង 32 ប៊ីត)	0x56780ADD	RW
0x1012	អាសយដ្ឋានគោលដៅខាងលើ 16 ប៊ីត	[15:0]	អាសយដ្ឋានគោលដៅ (ខាងលើ ១៦ ប៊ីត)	0x1234	RW
0x1013	អាសយដ្ឋានប្រភពទាបជាង 32 ប៊ីត	[31:0]	អាសយដ្ឋានប្រភព (32 ប៊ីតទាប)	0x43210ADD	RW
0x1014	អាសយដ្ឋានប្រភពខាងលើ 16 ប៊ីត	[15:0]	អាសយដ្ឋានប្រភព (16 ប៊ីតខាងលើ)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	កំណត់ឡើងវិញ MAC loopback ។ កំណត់ទៅតម្លៃនៃ 1 ដើម្បីកំណត់ឡើងវិញនូវការរចនា example MAC loopback ។	1'b0	RW

ព័ត៌មានពាក់ព័ន្ធ
Low Latency E-Tile 40G Ethernet Control and Status Register Description ពិពណ៌នាអំពី Low Latency E-Tile 40G Ethernet IP core registers។

រចនា Example សញ្ញាចំណុចប្រទាក់
Low Latency E-Tile 40G Ethernet testbench មានផ្ទុកដោយខ្លួនឯង និងមិនតម្រូវឱ្យអ្នកជំរុញសញ្ញាបញ្ចូលណាមួយឡើយ។

Low Latency E-Tile 40G Ethernet Hardware Design Example សញ្ញាចំណុចប្រទាក់

សញ្ញា	ទិសដៅ	មតិយោបល់
clk50	បញ្ចូល	នាឡិកានេះត្រូវបានជំរុញដោយ board oscillator ។ • បើកបរក្នុងល្បឿន 50 MHz នៅលើបន្ទះ Intel Stratix 10។ • បើកបរក្នុងល្បឿន 100 MHz នៅលើបន្ទះ Intel Agilex ។ ការរចនាផ្នែករឹង ឧample បញ្ជូននាឡិកានេះទៅការបញ្ចូល IOPLL នៅលើឧបករណ៍ ហើយកំណត់រចនាសម្ព័ន្ធ IOPLL ដើម្បីជំរុញនាឡិកា 100 MHz នៅខាងក្នុង។
clk_ref	បញ្ចូល	បើកបរនៅ 156.25 MHz ។
បន្ត…

សញ្ញា	ទិសដៅ	មតិយោបល់
cpu_resetn	បញ្ចូល	កំណត់ស្នូល IP ឡើងវិញ។ សកម្មទាប។ ជំរុញការកំណត់រឹងសកល csr_reset_n ទៅស្នូល IP ។
tx_serial[3:0]	ទិន្នផល	Transceiver PHY ទិន្នផលទិន្នន័យសៀរៀល។
rx_serial[3:0]	បញ្ចូល	ឧបករណ៍បញ្ជូន PHY បញ្ចូលទិន្នន័យសៀរៀល។
user_led[7:0]	ទិន្នផល	សញ្ញាស្ថានភាព។ ការរចនាផ្នែករឹង ឧample ភ្ជាប់ប៊ីតទាំងនេះដើម្បីជំរុញ LEDs នៅលើបន្ទះគោលដៅ។ ប៊ីតនីមួយៗឆ្លុះបញ្ចាំងពីតម្លៃសញ្ញា និងឥរិយាបថនាឡិកាខាងក្រោម៖ • [0]៖ សញ្ញាកំណត់ឡើងវិញចម្បងទៅស្នូល IP • [1]៖ កំណែបែងចែកនៃ clk_ref • [2]៖ កំណែចែកនៃ clk50 • [3]៖ កំណែបែងចែកនៃនាឡិកាស្ថានភាព 100 MHz • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

ព័ត៌មានពាក់ព័ន្ធ
ចំណុចប្រទាក់ និងការពិពណ៌នាសញ្ញា ផ្តល់នូវការពិពណ៌នាលម្អិតនៃ Low Latency E-Tile 40G Ethernet IP signals និងចំណុចប្រទាក់ដែលពួកគេជាកម្មសិទ្ធិ។

Low Latency E-Tile 40G Ethernet Intel FPGA IP Archives
ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។

កំណែ Intel Quartus Prime	កំណែស្នូល IP	ការណែនាំអ្នកប្រើប្រាស់
20.1	19.1.0	Low Latency E-Tile 40G Ethernet Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

ប្រវត្តិកែប្រែឯកសារសម្រាប់ Low Latency E-tile 40G Ethernet Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2020.06.22	20.2	20.0.0	បានបន្ថែមការគាំទ្រឧបករណ៍សម្រាប់ឧបករណ៍ Intel Agilex ។
2020.04.13	20.1	19.1.0	ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ឯកសារ/ធនធាន

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់